Fugu-MT 論文翻訳(概要): Design of High-Throughput Mixed-Precision CNN Accelerators on FPGA

論文の概要: Design of High-Throughput Mixed-Precision CNN Accelerators on FPGA

arxiv url: http://arxiv.org/abs/2208.04854v1
Date: Tue, 9 Aug 2022 15:32:51 GMT
ステータス: 処理完了
システム内更新日: 2022-08-10 12:20:26.720656
Title: Design of High-Throughput Mixed-Precision CNN Accelerators on FPGA
Title（参考訳）: FPGAを用いた高速混合CNN加速器の設計
Authors: Cecilia Latotzke, Tim Ciesielski, and Tobias Gemmeke
Abstract要約: 層単位での混合精度量子化により、設計空間を膨らませながらより効率的な結果が得られる。本稿では,FPGAの限られたハードウェア資源を考慮した設計空間を効率的に探索する,詳細な定量的手法を提案する。我々のハードウェアアクセラレーターは、レイヤーワイドおよびチャネルワイドの量子化CNNの効率的な実行を可能にする真の混合精度演算を実装している。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by-nc-nd/4.0/
Abstract: Convolutional Neural Networks (CNNs) reach high accuracies in various application domains, but require large amounts of computation and incur costly data movements. One method to decrease these costs while trading accuracy is weight and/or activation word-length reduction. Thereby, layer-wise mixed-precision quantization allows for more efficient results while inflating the design space. In this work, we present an in-depth quantitative methodology to efficiently explore the design space considering the limited hardware resources of a given FPGA. Our holistic exploration approach vertically traverses the various design entry levels from the architectural down to the logic level, and laterally covers optimization from processing elements to dataflow for an efficient mixed-precision CNN accelerator. Our resulting hardware accelerators implement truly mixed-precision operations that enable efficient execution of layer-wise and channel-wise quantized CNNs. Mapping feed-forward and identity-shortcut-connection mixed-precision CNNs result in competitive accuracy-throughout trade-offs: 245 frames/s with 87.48% Top-5 accuracy for ResNet-18 and 92.9% Top-5 accuracy with 1.13 TOps/s for ResNet-152, respectively. Thereby, the required memory footprint for parameters is reduced by 4.9x and 9.4x compared to the respective floating-point baseline.
Abstract（参考訳）: 畳み込みニューラルネットワーク(CNN)は、様々なアプリケーション領域で高い精度に達するが、大量の計算と高価なデータ移動を必要とする。取引精度を保ちながらコストを下げる一つの方法は、重量および/または活性化語長削減である。これにより、層間混合精度量子化により、設計空間を膨らませながらより効率的な結果が得られる。本研究では,FPGAの限られたハードウェア資源を考慮した設計空間を効率的に探索する,詳細な定量的手法を提案する。我々の総合的な探索手法は、アーキテクチャのダウンから論理のレベルまで様々な設計のエントリーレベルを垂直に通過させ、また、効率的な混合精度CNN加速器のための処理要素からデータフローへの最適化を補助的にカバーする。我々のハードウェアアクセラレーターは、レイヤーワイドおよびチャネルワイドの量子化CNNの効率的な実行を可能にする真の混合精度演算を実装している。フィードフォワードとIDショートカット接続の混合精度CNNは、それぞれResNet-18では245フレーム/秒、ResNet-18では87.48%、Top-5では92.9%、ResNet-152では1.13TOps/秒である。これにより、各浮動小数点ベースラインと比較して、パラメータに必要なメモリフットプリントが4.9倍および9.4倍削減される。

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