論文の概要: LL-GNN: Low Latency Graph Neural Networks on FPGAs for Particle Detectors

• arxiv url: http://arxiv.org/abs/2209.14065v1
• Date: Wed, 28 Sep 2022 12:55:35 GMT
• ステータス: 処理完了
• システム内更新日: 2022-09-29 18:29:03.335994
• Title: LL-GNN: Low Latency Graph Neural Networks on FPGAs for Particle Detectors
• Title（参考訳）: LL-GNN:粒子検出器のためのFPGA上の低レイテンシグラフニューラルネットワーク
• Authors: Zhiqiang Que, Marcus Loo, Hongxiang Fan, Michaela Blott, Maurizio Pierini, Alexander D Tapper and Wayne Luk
• Abstract要約: 本研究は,粒子検出器に特化した低レイテンシグラフニューラルネットワーク(GNN)設計のための,新しい再構成可能なアーキテクチャを提案する。 この低レイテンシGNNハードウェアアーキテクチャのためのカスタマイズ可能なテンプレートが設計され、オープンソース化されている。 評価結果から,FPGA実装は最大24倍高速で,GPU実装の最大45倍の消費電力を消費することがわかった。
• 参考スコア（独自算出の注目度）: 58.92603213419668
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This work proposes a novel reconfigurable architecture for low latency Graph Neural Network (GNN) design specifically for particle detectors. Accelerating GNNs for particle detectors is challenging since it requires sub-microsecond latency to deploy the networks for online event selection in the Level-1 triggers at the CERN Large Hadron Collider experiments. This paper proposes a custom code transformation with strength reduction for the matrix multiplication operations in the interaction-network based GNNs with fully connected graphs, which avoids the costly multiplication. It exploits sparsity patterns as well as binary adjacency matrices, and avoids irregular memory access, leading to a reduction in latency and improvement in hardware efficiency. In addition, we introduce an outer-product based matrix multiplication approach which is enhanced by the strength reduction for low latency design. Also, a fusion step is introduced to further reduce the design latency. Furthermore, an GNN-specific algorithm-hardware co-design approach is presented which not only finds a design with a much better latency but also finds a high accuracy design under a given latency constraint. Finally, a customizable template for this low latency GNN hardware architecture has been designed and open-sourced, which enables the generation of low-latency FPGA designs with efficient resource utilization using a high-level synthesis tool. Evaluation results show that our FPGA implementation is up to 24 times faster and consumes up to 45 times less power than a GPU implementation. Compared to our previous FPGA implementations, this work achieves 6.51 to 16.7 times lower latency. Moreover, the latency of our FPGA design is sufficiently low to enable deployment of GNNs in a sub-microsecond, real-time collider trigger system, enabling it to benefit from improved accuracy.
• Abstract（参考訳）: 本研究は,粒子検出器に特化した低レイテンシグラフニューラルネットワーク(GNN)設計のための,新しい再構成可能なアーキテクチャを提案する。 CERNの大型ハドロン衝突型加速器実験において、オンラインイベント選択のためにネットワークをデプロイするために、サブマイクロ秒レイテンシを必要とするため、粒子検出器のGNNの高速化は難しい。 本稿では、完全に連結されたグラフを持つ相互作用ネットワークベースGNNにおける行列乗算演算の強度を低減したカスタムコード変換を提案する。 スパーシティパターンとバイナリ隣接行列を利用し、不規則なメモリアクセスを回避し、レイテンシの低減とハードウェア効率の向上につながる。 さらに,低レイテンシ設計のための強度低減により強化された外部積ベースの行列乗算手法を提案する。 また、設計遅延をさらに低減するために、融合ステップが導入される。 さらに、GNN固有のアルゴリズム-ハードウェア共設計アプローチが提示され、より優れたレイテンシを持つ設計を見つけるだけでなく、与えられたレイテンシ制約の下で高精度な設計を求める。 最後に、この低レイテンシGNNハードウェアアーキテクチャのためのカスタマイズ可能なテンプレートを設計、オープンソース化し、高レベル合成ツールを用いて効率的な資源利用による低レイテンシFPGA設計を可能にする。 評価結果から,FPGA実装は最大24倍高速で,GPU実装の最大45倍の消費電力を消費することがわかった。 従来のFPGA実装と比較して、この作業は6.51から16.7倍のレイテンシを実現する。 さらに、FPGA設計のレイテンシは十分低く、サブマイクロ秒のリアルタイムコライダートリガシステムにGNNを配置できるため、精度の向上によるメリットが期待できる。

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