論文の概要: NullaNet Tiny: Ultra-low-latency DNN Inference Through Fixed-function Combinational Logic

• arxiv url: http://arxiv.org/abs/2104.05421v1
• Date: Wed, 7 Apr 2021 00:16:39 GMT
• ステータス: 処理完了
• システム内更新日: 2021-05-04 08:57:01.687827
• Title: NullaNet Tiny: Ultra-low-latency DNN Inference Through Fixed-function Combinational Logic
• Title（参考訳）: NullaNet Tiny:固定関数結合論理による超低レイテンシDNN推論
• Authors: Mahdi Nazemi, Arash Fayyazi, Amirhossein Esmaili, Atharva Khare, Soheil Nazar Shahsavani, and Massoud Pedram
• Abstract要約: フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータは、グラフィックス処理ユニット/中央処理ユニットベースのプラットフォームを置き換える深刻な競争相手として注目を集めています。 本稿では,資源とエネルギー効率,超低遅延FPGAベースニューラルネットワークアクセラレータ構築のためのフレームワークであるNullaNet Tinyを提案する。
• 参考スコア（独自算出の注目度）: 4.119948826527649
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: While there is a large body of research on efficient processing of deep neural networks (DNNs), ultra-low-latency realization of these models for applications with stringent, sub-microsecond latency requirements continues to be an unresolved, challenging problem. Field-programmable gate array (FPGA)-based DNN accelerators are gaining traction as a serious contender to replace graphics processing unit/central processing unit-based platforms considering their performance, flexibility, and energy efficiency. This paper presents NullaNet Tiny, an across-the-stack design and optimization framework for constructing resource and energy-efficient, ultra-low-latency FPGA-based neural network accelerators. The key idea is to replace expensive operations required to compute various filter/neuron functions in a DNN with Boolean logic expressions that are mapped to the native look-up tables (LUTs) of the FPGA device (examples of such operations are multiply-and-accumulate and batch normalization). At about the same level of classification accuracy, compared to Xilinx's LogicNets, our design achieves 2.36$\times$ lower latency and 24.42$\times$ lower LUT utilization.
• Abstract（参考訳）: ディープニューラルネットワーク(DNN)の効率的な処理に関する多くの研究があるが、厳密なサブマイクロ秒レイテンシ要件を持つアプリケーションに対するこれらのモデルの超低レイテンシの実現は、未解決で困難な問題であり続けている。 フィールドプログラマブルゲートアレイ(FPGA)ベースのDNNアクセラレータは、その性能、柔軟性、エネルギー効率を考慮して、グラフィクス処理ユニット/中央処理ユニットベースのプラットフォームを置き換える重要な競合相手として、注目を集めている。 本稿では,資源と省エネ,超低遅延FPGAベースのニューラルネットワークアクセラレータを構築するためのマルチスタック設計および最適化フレームワークであるNullaNet Tinyを提案する。 鍵となる考え方は、DNNの様々なフィルタ/ニューロン関数をFPGAデバイスのネイティブルックアップテーブル(LUT)にマップされるブール論理式に置き換えることである(そのような操作の例は、乗算および累積およびバッチ正規化である)。 XilinxのLogicNetsとほぼ同じレベルの分類精度で、2.36$\times$低レイテンシ、24.42$\times$低LUT利用を実現しています。

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