論文の概要: Design and analysis of digital communication within an SoC-based control
system for trapped-ion quantum computing
- arxiv url: http://arxiv.org/abs/2209.15601v2
- Date: Thu, 19 Jan 2023 18:09:20 GMT
- ステータス: 処理完了
- システム内更新日: 2023-01-24 07:29:21.219615
- Title: Design and analysis of digital communication within an SoC-based control
system for trapped-ion quantum computing
- Title（参考訳）: トラップイオン量子コンピューティングのためのSoC制御系におけるディジタル通信の設計と解析
- Authors: Nafis Irtija (1), Jim Plusquellic (1), Eirini Eleni Tsiropoulou (1),
Joshua Goldberg (2), Daniel Lobser (2) and Daniel Stick (2) ((1) University
of New Mexico, Albuquerque, NM, USA, (2) Sandia National Laboratories,
Albuquerque, NM, USA)
- Abstract要約: 我々は、トラップイオン量子ビット上で量子ゲートを実行する際の制御要求を満たすため、現代のSystem-on-Chip(SoC)アーキテクチャの性能を評価する。
本稿では, トラップイオン制御システム, ゲート抽象化方式, 計測通信速度を, 幅広い量子コンピューティング技術に適用する。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Electronic control systems used for quantum computing have become
increasingly complex as multiple qubit technologies employ larger numbers of
qubits with higher fidelity targets. Whereas the control systems for different
technologies share some similarities, parameters like pulse duration,
throughput, real-time feedback, and latency requirements vary widely depending
on the qubit type. In this paper, we evaluate the performance of modern
System-on-Chip (SoC) architectures in meeting the control demands associated
with performing quantum gates on trapped-ion qubits, particularly focusing on
communication within the SoC. A principal focus of this paper is the data
transfer latency and throughput of several high-speed on-chip mechanisms on
Xilinx multi-processor SoCs, including those that utilize direct memory access
(DMA). They are measured and evaluated to determine an upper bound on the time
required to reconfigure a gate parameter. Worst-case and average-case bandwidth
requirements for a custom gate sequencer core are compared with the
experimental results. The lowest-variability, highest-throughput data-transfer
mechanism is DMA between the real-time processing unit (RPU) and the PL, where
bandwidths up to 19.2 GB/s are possible. For context, this enables
reconfiguration of qubit gates in less than 2$\mu$s, comparable to the fastest
gate time. Though this paper focuses on trapped-ion control systems, the gate
abstraction scheme and measured communication rates are applicable to a broad
range of quantum computing technologies.
- Abstract（参考訳）: 量子コンピューティングに使用される電子制御システムは、複数の量子ビット技術がより多くの量子ビットを高い忠実度ターゲットで採用するようになり、ますます複雑になっている。
異なる技術の制御システムはいくつかの類似点を共有しているが、パルス長、スループット、リアルタイムフィードバック、レイテンシ要求はキュービットタイプによって大きく異なる。
本稿では,soc(system-on-chip)アーキテクチャの性能を,閉じ込められたイオン量子ビット上で量子ゲートを実行する際の制御要求を満たすために,特にsoc内の通信に着目して評価する。
本稿では, 直接メモリアクセス(DMA)を含む, Xilinx マルチプロセッサ SoC 上での高速オンチップ機構のデータの転送遅延とスループットに着目した。
それらは、ゲートパラメータの再設定に必要な時間に基づいて上限を決定するために測定され、評価される。
カスタムゲートシーケンサコアの最悪のケースと平均ケースの帯域幅要件を実験結果と比較した。
最低変量、最高スループットのデータ転送機構は、リアルタイム処理ユニット(RPU)とPLの間のDMAであり、最大19.2GB/sの帯域幅が可能である。
これにより、2$\mu$s未満のキュービットゲートの再設定が可能となり、これは最速のゲート時間に匹敵する。
本稿では,トラップイオン制御システムに焦点をあてるが,ゲート抽象化方式と計測通信速度は,幅広い量子コンピューティング技術に適用可能である。
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