論文の概要: An Investigation into Neuromorphic ICs using Memristor-CMOS Hybrid Circuits

• arxiv url: http://arxiv.org/abs/2210.15593v1
• Date: Fri, 19 Aug 2022 18:04:03 GMT
• ステータス: 処理完了
• システム内更新日: 2023-01-30 11:49:39.926378
• Title: An Investigation into Neuromorphic ICs using Memristor-CMOS Hybrid Circuits
• Title（参考訳）: Memristor-CMOSハイブリッド回路を用いたニューロモルフィックICの検討
• Authors: Udit Kumar Agarwal, Shikhar Makhija, Varun Tripathi and Kunwar Singh
• Abstract要約: CMOS-Memristorベースのニューラルネットワークアクセラレータは、ニューラルネットワークを高速化する方法を提供する。 様々なメムリスタプログラミング回路と基本的なニューロモルフィック回路がシミュレーションされている。 プロジェクトの次のフェーズは、ニューラルネットワークの設計に使用できる基本的なビルディングブロックの設計に関するものです。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The memristance of a memristor depends on the amount of charge flowing through it and when current stops flowing through it, it remembers the state. Thus, memristors are extremely suited for implementation of memory units. Memristors find great application in neuromorphic circuits as it is possible to couple memory and processing, compared to traditional Von-Neumann digital architectures where memory and processing are separate. Neural networks have a layered structure where information passes from one layer to another and each of these layers have the possibility of a high degree of parallelism. CMOS-Memristor based neural network accelerators provide a method of speeding up neural networks by making use of this parallelism and analog computation. In this project we have conducted an initial investigation into the current state of the art implementation of memristor based programming circuits. Various memristor programming circuits and basic neuromorphic circuits have been simulated. The next phase of our project revolved around designing basic building blocks which can be used to design neural networks. A memristor bridge based synaptic weighting block, a operational transconductor based summing block were initially designed. We then designed activation function blocks which are used to introduce controlled non-linearity. Blocks for a basic rectified linear unit and a novel implementation for tan-hyperbolic function have been proposed. An artificial neural network has been designed using these blocks to validate and test their performance. We have also used these fundamental blocks to design basic layers of Convolutional Neural Networks. Convolutional Neural Networks are heavily used in image processing applications. The core convolutional block has been designed and it has been used as an image processing kernel to test its performance.
• Abstract（参考訳）: メムリスタの分裂は、その中を流れる電荷の量と、その中を流れる電流が止まったときに状態が記憶される。 したがって、メモリユニットの実装に非常に適している。 メモリと処理が分離された従来のフォン・ノイマンのデジタルアーキテクチャと比較すると、メモリと処理の結合が可能なため、メムリスタはニューロモルフィック回路に優れた応用がある。 ニューラルネットワークは、情報がある層から別の層に渡される階層構造を持ち、これらの各層は高い並列性の可能性を秘めている。 cmos-memristorベースのニューラルネットワークアクセラレータは、この並列性とアナログ計算を利用してニューラルネットワークを高速化する方法を提供する。 本研究では,memristorを用いたプログラミング回路の技術実装の現状について,初期調査を行った。 様々なメムリスタプログラミング回路と基本的なニューロモルフィック回路がシミュレーションされている。 プロジェクトの次のフェーズは、ニューラルネットワークの設計に使用できる基本的なビルディングブロックの設計に関するものです。 memristor bridgeベースのシナプス重み付けブロックと運用上のトランスコンダクタベースの和み上げブロックが当初設計された。 次に、制御された非線形性を導入するために使用されるアクティベーション関数ブロックを設計した。 基本整流線形単位のブロックとタン双曲関数の新たな実装が提案されている。 これらのブロックを使用して、その性能を検証およびテストするために、人工ニューラルネットワークが設計されている。 また、これらの基本ブロックを使って畳み込みニューラルネットワークの基本層を設計しました。 畳み込みニューラルネットワークは画像処理アプリケーションで多用されている。 コア畳み込みブロックは設計され、その性能をテストするために画像処理カーネルとして使用されている。

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