論文の概要: EfficientRep:An Efficient Repvgg-style ConvNets with Hardware-aware
Neural Network Design
- arxiv url: http://arxiv.org/abs/2302.00386v1
- Date: Wed, 1 Feb 2023 11:46:04 GMT
- ステータス: 処理完了
- システム内更新日: 2023-02-02 17:33:42.122638
- Title: EfficientRep:An Efficient Repvgg-style ConvNets with Hardware-aware
Neural Network Design
- Title(参考訳): EfficientRep:ハードウェア対応ニューラルネットワーク設計による効率的なRepvggスタイルのConvNet
- Authors: Kaiheng Weng, Xiangxiang Chu, Xiaoming Xu, Junshi Huang and Xiaoming
Wei
- Abstract要約: 本稿では,ハードウェアを意識したニューラルネットワークの設計手法を提案する。
高速なハードウェアフレンドリーなEfficientRepシリーズ畳み込みネットワークを設計した。
YOLOv6は、YOLOv6N/YOLOv6S/YOLOv6M/YOLOv6Lモデルをv1とv2バージョンでリリースした。
- 参考スコア(独自算出の注目度): 10.492111458058138
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: We present a hardware-efficient architecture of convolutional neural network,
which has a repvgg-like architecture. Flops or parameters are traditional
metrics to evaluate the efficiency of networks which are not sensitive to
hardware including computing ability and memory bandwidth. Thus, how to design
a neural network to efficiently use the computing ability and memory bandwidth
of hardware is a critical problem. This paper proposes a method how to design
hardware-aware neural network. Based on this method, we designed EfficientRep
series convolutional networks, which are high-computation hardware(e.g. GPU)
friendly and applied in YOLOv6 object detection framework. YOLOv6 has published
YOLOv6N/YOLOv6S/YOLOv6M/YOLOv6L models in v1 and v2 versions.
- Abstract(参考訳): 本稿では,repvggライクなアーキテクチャを持つ畳み込みニューラルネットワークのハードウェア効率の高いアーキテクチャを提案する。
Flopsまたはパラメータは、計算能力やメモリ帯域幅を含むハードウェアに敏感でないネットワークの効率を評価する伝統的なメトリクスである。
したがって、ハードウェアの計算能力とメモリ帯域を効率的に利用するニューラルネットワークを設計する方法が重要な問題である。
本稿では,ハードウェア対応ニューラルネットワークの設計手法を提案する。
この手法に基づいて,高速計算ハードウェア(GPUなど)であるEfficientRepシリーズの畳み込みネットワークを設計し,YOLOv6オブジェクト検出フレームワークに適用した。
YOLOv6は、YOLOv6N/YOLOv6S/YOLOv6M/YOLOv6Lモデルをv1とv2バージョンでリリースした。
関連論文リスト
- Task-Oriented Real-time Visual Inference for IoVT Systems: A Co-design Framework of Neural Networks and Edge Deployment [61.20689382879937]
タスク指向エッジコンピューティングは、データ分析をエッジにシフトすることで、この問題に対処する。
既存の手法は、高いモデル性能と低いリソース消費のバランスをとるのに苦労している。
ニューラルネットワークアーキテクチャを最適化する新しい協調設計フレームワークを提案する。
論文 参考訳(メタデータ) (2024-10-29T19:02:54Z) - QuadraNet: Improving High-Order Neural Interaction Efficiency with
Hardware-Aware Quadratic Neural Networks [28.130386036553144]
コンピュータビジョン指向のニューラルネットワーク設計の最近の進歩は、主に高次のニューラルネットワークの相互作用を捉えている。
ニューロン再構成から構造ブロックへの包括的モデル設計手法である QuadraNet を提案する。
現状の高次手法と比較して、最大1.5$times$スループット、メモリフットプリントの30%削減、認識性能の類似が示されている。
論文 参考訳(メタデータ) (2023-11-29T08:45:27Z) - Quantization of Deep Neural Networks to facilitate self-correction of
weights on Phase Change Memory-based analog hardware [0.0]
乗法重みの集合を近似するアルゴリズムを開発する。
これらの重みは、性能の損失を最小限に抑えながら、元のネットワークの重みを表現することを目的としている。
その結果、オンチップパルス発生器と組み合わせると、私たちの自己補正ニューラルネットワークはアナログ認識アルゴリズムで訓練されたものと同等に機能することがわかった。
論文 参考訳(メタデータ) (2023-09-30T10:47:25Z) - FPGA-optimized Hardware acceleration for Spiking Neural Networks [69.49429223251178]
本研究は,画像認識タスクに適用したオフライントレーニングによるSNN用ハードウェアアクセラレータの開発について述べる。
この設計はXilinx Artix-7 FPGAをターゲットにしており、利用可能なハードウェアリソースの40%を合計で使用している。
分類時間を3桁に短縮し、ソフトウェアと比較すると精度にわずか4.5%の影響を与えている。
論文 参考訳(メタデータ) (2022-01-18T13:59:22Z) - Quantized Neural Networks via {-1, +1} Encoding Decomposition and
Acceleration [83.84684675841167]
本稿では,量子化されたニューラルネットワーク(QNN)をマルチブランチバイナリネットワークに分解するために,-1,+1を用いた新しい符号化方式を提案する。
本稿では,大規模画像分類,オブジェクト検出,セマンティックセグメンテーションにおける提案手法の有効性を検証する。
論文 参考訳(メタデータ) (2021-06-18T03:11:15Z) - ItNet: iterative neural networks with small graphs for accurate and
efficient anytime prediction [1.52292571922932]
本研究では,計算グラフの観点から,メモリフットプリントが小さいネットワークモデルについて紹介する。
CamVidおよびCityscapesデータセットでセマンティックセグメンテーションの最新の結果を示します。
論文 参考訳(メタデータ) (2021-01-21T15:56:29Z) - Binary Graph Neural Networks [69.51765073772226]
グラフニューラルネットワーク(gnns)は、不規則データに対する表現学習のための強力で柔軟なフレームワークとして登場した。
本稿では,グラフニューラルネットワークのバイナライゼーションのための異なる戦略を提示し,評価する。
モデルの慎重な設計とトレーニングプロセスの制御によって、バイナリグラフニューラルネットワークは、挑戦的なベンチマークの精度において、適度なコストでトレーニングできることを示しています。
論文 参考訳(メタデータ) (2020-12-31T18:48:58Z) - Dynamic Graph: Learning Instance-aware Connectivity for Neural Networks [78.65792427542672]
動的グラフネットワーク(DG-Net)は完全な有向非巡回グラフであり、ノードは畳み込みブロックを表し、エッジは接続経路を表す。
ネットワークの同じパスを使用する代わりに、DG-Netは各ノードの機能を動的に集約する。
論文 参考訳(メタデータ) (2020-10-02T16:50:26Z) - Binarizing MobileNet via Evolution-based Searching [66.94247681870125]
そこで本稿では,MobileNet をバイナライズする際の構築と訓練を容易にするための進化的探索手法を提案する。
ワンショットアーキテクチャ検索フレームワークに着想を得て、グループ畳み込みのアイデアを操り、効率的な1ビット畳み込みニューラルネットワーク(CNN)を設計する。
我々の目標は、グループ畳み込みの最良の候補を探索することで、小さなが効率的なバイナリニューラルアーキテクチャを考案することである。
論文 参考訳(メタデータ) (2020-05-13T13:25:51Z) - Multi-Objective Optimization for Size and Resilience of Spiking Neural
Networks [0.9449650062296823]
シリコンにおけるスパイキングニューラルネットワーク(SNN)モデル
スパイキングニューラルネットワークを2つのニューロモルフィックアーキテクチャの実装に適用し,そのサイズを小さくすることを目的とした。
本稿では,SNNのサイズとレジリエンスを最適化する多目的フィットネス機能を提案する。
論文 参考訳(メタデータ) (2020-02-04T16:58:25Z) - Lightweight Residual Densely Connected Convolutional Neural Network [18.310331378001397]
畳み込みニューラルネットワークの深い監督, 効率的な勾配流, 特徴再利用能力を保証するために, 軽量な高密度連結ブロックを提案する。
提案手法は,特別なハードウェア・ソフトウェア機器を使わずに,トレーニングと推論のコストを低減させる。
論文 参考訳(メタデータ) (2020-01-02T17:15:32Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト(すべての情報・翻訳含む)の品質を保証せず、本サイト(すべての情報・翻訳含む)を使用して発生したあらゆる結果について一切の責任を負いません。