論文の概要: Tiny Classifier Circuits: Evolving Accelerators for Tabular Data
- arxiv url: http://arxiv.org/abs/2303.00031v2
- Date: Thu, 28 Sep 2023 12:57:35 GMT
- ステータス: 処理完了
- システム内更新日: 2023-09-29 22:44:23.227837
- Title: Tiny Classifier Circuits: Evolving Accelerators for Tabular Data
- Title（参考訳）: Tiny Classifier Circuits: タブラルデータのためのアクセラレータの進化
- Authors: Konstantinos Iordanou, Timothy Atkinson, Emre Ozer, Jedrzej Kufel,
John Biggs, Gavin Brown and Mikel Lujan
- Abstract要約: ティニー回路は小さすぎて(すなわち300以上の論理ゲートが存在しない)「ティニー回路」と呼ばれる。
本稿では,従来の機械学習に匹敵するデータ分類のための回路の自動予測手法を提案する。
- 参考スコア（独自算出の注目度）: 0.8936201690845327
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: A typical machine learning (ML) development cycle for edge computing is to
maximise the performance during model training and then minimise the
memory/area footprint of the trained model for deployment on edge devices
targeting CPUs, GPUs, microcontrollers, or custom hardware accelerators. This
paper proposes a methodology for automatically generating predictor circuits
for classification of tabular data with comparable prediction performance to
conventional ML techniques while using substantially fewer hardware resources
and power. The proposed methodology uses an evolutionary algorithm to search
over the space of logic gates and automatically generates a classifier circuit
with maximised training prediction accuracy. Classifier circuits are so tiny
(i.e., consisting of no more than 300 logic gates) that they are called "Tiny
Classifier" circuits, and can efficiently be implemented in ASIC or on an FPGA.
We empirically evaluate the automatic Tiny Classifier circuit generation
methodology or "Auto Tiny Classifiers" on a wide range of tabular datasets, and
compare it against conventional ML techniques such as Amazon's AutoGluon,
Google's TabNet and a neural search over Multi-Layer Perceptrons. Despite Tiny
Classifiers being constrained to a few hundred logic gates, we observe no
statistically significant difference in prediction performance in comparison to
the best-performing ML baseline. When synthesised as a Silicon chip, Tiny
Classifiers use 8-18x less area and 4-8x less power. When implemented as an
ultra-low cost chip on a flexible substrate (i.e., FlexIC), they occupy 10-75x
less area and consume 13-75x less power compared to the most hardware-efficient
ML baseline. On an FPGA, Tiny Classifiers consume 3-11x fewer resources.
- Abstract（参考訳）: エッジコンピューティングのための典型的な機械学習(ML)開発サイクルは、モデルトレーニング中のパフォーマンスを最大化し、トレーニングされたモデルのメモリ/領域フットプリントを最小化し、CPU、GPU、マイクロコントローラ、カスタムハードウェアアクセラレータをターゲットにしたエッジデバイスにデプロイすることである。
本稿では,従来のML手法に匹敵する予測性能を持つ表データの分類のための予測回路を自動的に生成する手法を提案する。
提案手法は、進化的アルゴリズムを用いて論理ゲートの空間を探索し、学習予測精度を最大化する分類回路を自動生成する。
分類回路は非常に小さく(すなわち300以上の論理ゲートで構成される)、「Tiny Classifier」回路と呼ばれ、ASICやFPGAで効率的に実装できる。
そこで我々は,多層パーセプトロンを用いたニューラルネットワークやAmazonのAutoGluon,GoogleのTabNetなどの従来のML技術と比較し,多層パーセプトロンを用いた自動Tiny分類回路生成手法や"Auto Tiny Classifiers"を実証的に評価した。
Tiny Classifiersは数百の論理ゲートに制約されているが、予測性能の統計的差はMLベースラインと比較して有意である。
シリコンチップとして合成されると、Tiny Classifiersは8-18倍の面積と4-8倍の電力を使用する。
フレキシブル基板(FlexIC)上の超低価格チップとして実装されると、10-75倍の面積を占め、最もハードウェア効率のよいMLベースラインに比べて13-75倍の電力を消費する。
fpgaでは、小さな分類器が3-11倍のリソースを消費する。
関連論文リスト
- MATADOR: Automated System-on-Chip Tsetlin Machine Design Generation for Edge Applications [0.2663045001864042]
本稿では,GUIインタフェースを備えた自動シリコンツールであるMATADORについて述べる。
モデルトレーニング、システムレベルの設計生成、設計検証、デプロイメントという、完全な開発パイプラインの自動化を提供する。
MATADOR加速器の設計は、最先端の量子化およびバイナリディープニューラルネットワークの実装と比較して最大13.4倍、最大7倍、最大2倍の電力効率を持つことが示されている。
論文 参考訳（メタデータ） (2024-03-03T10:31:46Z) - Minimally Supervised Learning using Topological Projections in
Self-Organizing Maps [55.31182147885694]
自己組織化マップ(SOM)におけるトポロジカルプロジェクションに基づく半教師付き学習手法を提案する。
提案手法は,まずラベル付きデータ上でSOMを訓練し,最小限のラベル付きデータポイントをキーベストマッチングユニット(BMU)に割り当てる。
提案した最小教師付きモデルが従来の回帰手法を大幅に上回ることを示す。
論文 参考訳（メタデータ） (2024-01-12T22:51:48Z) - Incremental Online Learning Algorithms Comparison for Gesture and Visual
Smart Sensors [68.8204255655161]
本稿では,加速度センサデータに基づくジェスチャー認識と画像分類の2つの実例として,最先端の4つのアルゴリズムを比較した。
以上の結果から,これらのシステムの信頼性と小型メモリMCUへのデプロイの可能性が確認された。
論文 参考訳（メタデータ） (2022-09-01T17:05:20Z) - T-RECX: Tiny-Resource Efficient Convolutional neural networks with
early-eXit [0.0]
本稿では,早期出口中間分類器の追加により早期出口中間分類器が拡張可能であることを示す。
我々の技術は、小型CNNモデルに特化している。
その結果, T-RecX 1) はベースラインネットワークの精度を向上し, 2) FLOPS の平均 31.58% の削減を実現した。
論文 参考訳（メタデータ） (2022-07-14T02:05:43Z) - Pretraining Graph Neural Networks for few-shot Analog Circuit Modeling
and Design [68.1682448368636]
本稿では、新しい未知のトポロジや未知の予測タスクに適応可能な回路表現を学習するための教師付き事前学習手法を提案する。
異なる回路の変動位相構造に対処するため、各回路をグラフとして記述し、グラフニューラルネットワーク(GNN)を用いてノード埋め込みを学習する。
出力ノード電圧の予測における事前学習GNNは、新しい未知のトポロジや新しい回路レベル特性の予測に適応可能な学習表現を促進することができることを示す。
論文 参考訳（メタデータ） (2022-03-29T21:18:47Z) - BSC: Block-based Stochastic Computing to Enable Accurate and Efficient
TinyML [10.294484356351152]
マシンラーニング(ML)は、スマートフォンや自動運転など、エッジアプリケーションに成功している。
現在、多くのアプリケーションは、TinyMLとして知られる移植可能な除細動器(ICD)のような非常に限られたリソースを持つ小さなデバイスでMLを必要とする。
エッジのMLとは異なり、限られたエネルギー供給を持つTinyMLは低電力実行に対する要求が高い。
論文 参考訳（メタデータ） (2021-11-12T12:28:05Z) - A TinyML Platform for On-Device Continual Learning with Quantized Latent
Replays [66.62377866022221]
Latent Replay-based Continual Learning (CL)技術は、原則としてオンライン、サーバレスの適応を可能にする。
10コアのFP32対応並列超低消費電力プロセッサをベースとした,エンドツーエンドCLのためのHW/SWプラットフォームを提案する。
これらの手法を組み合わせることで,64MB未満のメモリを用いて連続学習を実現することができることを示す。
論文 参考訳（メタデータ） (2021-10-20T11:01:23Z) - Generalized Learning Vector Quantization for Classification in
Randomized Neural Networks and Hyperdimensional Computing [4.4886210896619945]
本稿では,トレーニング中の計算コストの高い行列操作を回避する改良型RVFLネットワークを提案する。
提案手法は,UCI Machine Learning Repositoryから取得したデータセットの集合に対して,最先端の精度を達成した。
論文 参考訳（メタデータ） (2021-06-17T21:17:17Z) - VersaGNN: a Versatile accelerator for Graph neural networks [81.1667080640009]
我々は,超効率的なサイストリックアレイベースの多用途ハードウェアアクセラレータである textitVersaGNN を提案する。
textitVersaGNNは平均3712$times$ speedup with 1301.25$times$ energy reduction on CPU、35.4$times$ speedup with 17.66$times$ energy reduction on GPUを達成している。
論文 参考訳（メタデータ） (2021-05-04T04:10:48Z) - Predictive Coding Approximates Backprop along Arbitrary Computation
Graphs [68.8204255655161]
我々は、コア機械学習アーキテクチャを予測的符号化に翻訳する戦略を開発する。
私たちのモデルは、挑戦的な機械学習ベンチマークのバックプロップと同等に機能します。
本手法は,ニューラルネットワークに標準機械学習アルゴリズムを直接実装できる可能性を高める。
論文 参考訳（メタデータ） (2020-06-07T15:35:47Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。