論文の概要: MATADOR: Automated System-on-Chip Tsetlin Machine Design Generation for Edge Applications

• arxiv url: http://arxiv.org/abs/2403.10538v1
• Date: Sun, 3 Mar 2024 10:31:46 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-25 07:56:27.273552
• Title: MATADOR: Automated System-on-Chip Tsetlin Machine Design Generation for Edge Applications
• Title（参考訳）: MATADOR:エッジアプリケーションのためのシステム・オン・チップ・テセリンマシン設計生成
• Authors: Tousif Rahman, Gang Mao, Sidharth Maheshwari, Rishad Shafik, Alex Yakovlev,
• Abstract要約: 本稿では,GUIインタフェースを備えた自動シリコンツールであるMATADORについて述べる。 モデルトレーニング、システムレベルの設計生成、設計検証、デプロイメントという、完全な開発パイプラインの自動化を提供する。 MATADOR加速器の設計は、最先端の量子化およびバイナリディープニューラルネットワークの実装と比較して最大13.4倍、最大7倍、最大2倍の電力効率を持つことが示されている。
• 参考スコア（独自算出の注目度）: 0.2663045001864042
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: System-on-Chip Field-Programmable Gate Arrays (SoC-FPGAs) offer significant throughput gains for machine learning (ML) edge inference applications via the design of co-processor accelerator systems. However, the design effort for training and translating ML models into SoC-FPGA solutions can be substantial and requires specialist knowledge aware trade-offs between model performance, power consumption, latency and resource utilization. Contrary to other ML algorithms, Tsetlin Machine (TM) performs classification by forming logic proposition between boolean actions from the Tsetlin Automata (the learning elements) and boolean input features. A trained TM model, usually, exhibits high sparsity and considerable overlapping of these logic propositions both within and among the classes. The model, thus, can be translated to RTL-level design using a miniscule number of AND and NOT gates. This paper presents MATADOR, an automated boolean-to-silicon tool with GUI interface capable of implementing optimized accelerator design of the TM model onto SoC-FPGA for inference at the edge. It offers automation of the full development pipeline: model training, system level design generation, design verification and deployment. It makes use of the logic sharing that ensues from propositional overlap and creates a compact design by effectively utilizing the TM model's sparsity. MATADOR accelerator designs are shown to be up to 13.4x faster, up to 7x more resource frugal and up to 2x more power efficient when compared to the state-of-the-art Quantized and Binary Deep Neural Network implementations.
• Abstract（参考訳）: System-on-Chip Field-Programmable Gate Arrays (SoC-FPGAs) は、機械学習(ML)エッジ推論アプリケーションにおいて、コプロセッサアクセラレータシステムの設計を通じて大きなスループット向上を提供する。 しかし、MLモデルをSoC-FPGAソリューションにトレーニングし、翻訳するための設計努力は相当なもので、モデル性能、消費電力、レイテンシ、リソース利用のトレードオフを意識した専門知識が必要である。 他のMLアルゴリズムとは対照的に、Tsetlin Machine(TM)は、Tsetlin Automata(学習要素)からのブール作用とブール入力特徴の間の論理命題を形成することによって分類を行う。 訓練されたTMモデルは、通常、クラス内およびクラス内の両方において、これらの論理命題の高い疎度とかなりの重複を示す。 したがって、モデルは最小のANDゲートとNOTゲートを使ってRTLレベルの設計に変換することができる。 本稿では, TMモデルの最適化アクセラレーション設計を, エッジでの推論のためにSoC-FPGAに実装可能なGUIインタフェースを備えた自動ブール・シリコンツールであるMATADORを提案する。 モデルトレーニング、システムレベルの設計生成、設計検証、デプロイメントという、完全な開発パイプラインの自動化を提供する。 これは命題重なりから引き起こされる論理的共有を利用し、TMモデルの疎さを効果的に活用してコンパクトな設計を作成する。 MATADOR加速器の設計は、最先端の量子化およびバイナリディープニューラルネットワークの実装と比較して最大13.4倍、最大7倍、最大2倍の電力効率を持つことが示されている。

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