論文の概要: Dynamically Reconfigurable Variable-precision Sparse-Dense Matrix Acceleration in Tensorflow Lite

• arxiv url: http://arxiv.org/abs/2304.08211v1
• Date: Mon, 17 Apr 2023 12:31:50 GMT
• ステータス: 処理完了
• システム内更新日: 2023-04-18 15:27:11.638118
• Title: Dynamically Reconfigurable Variable-precision Sparse-Dense Matrix Acceleration in Tensorflow Lite
• Title（参考訳）: tensorflow liteにおける動的再構成可能な可変精度スパースデンス行列加速
• Authors: Jose Nunez-Yanez, Andres Otero, Eduardo de la Torre
• Abstract要約: FADES(Fused Architecture for Dense and Sparse matrices)と呼ばれる動的に再構成可能なハードウェアアクセラレータを提案する。 FADES設計は、データフローモデルを使用して複雑さと並列性をトレードオフする複数の設定オプションを提供し、結果の読み込み、計算、スケール、書き込みの4つのステージを作成する。 また,ソフトウェア最適化のNEON RUYライブラリ上では,単一コアで最大20倍の高速化を実現している。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In this paper, we present a dynamically reconfigurable hardware accelerator called FADES (Fused Architecture for DEnse and Sparse matrices). The FADES design offers multiple configuration options that trade off parallelism and complexity using a dataflow model to create four stages that read, compute, scale and write results. FADES is mapped to the programmable logic (PL) and integrated with the TensorFlow Lite inference engine running on the processing system (PS) of a heterogeneous SoC device. The accelerator is used to compute the tensor operations, while the dynamically reconfigurable approach can be used to switch precision between int8 and float modes. This dynamic reconfiguration enables better performance by allowing more cores to be mapped to the resource-constrained device and lower power consumption compared with supporting both arithmetic precisions simultaneously. We compare the proposed hardware with a high-performance systolic architecture for dense matrices obtaining 25% better performance in dense mode with half the DSP blocks in the same technology. In sparse mode, we show that the core can outperform dense mode even at low sparsity levels, and a single-core achieves up to 20x acceleration over the software-optimized NEON RUY library.
• Abstract（参考訳）: 本稿では,FADES(Fused Architecture for Dense and Sparse matrices)と呼ばれる動的に再構成可能なハードウェアアクセラレータを提案する。 FADES設計は、データフローモデルを使用して並列性と複雑性をトレードオフする複数の設定オプションを提供し、結果の読み込み、計算、スケール、書き込みの4つのステージを作成する。 FADESはプログラマブルロジック(PL)にマッピングされ、異種SoCデバイスの処理システム(PS)上で動作するTensorFlow Lite推論エンジンに統合される。 アクセラレーションはテンソル演算の計算に使用され、動的再構成可能なアプローチはint8モードとフロートモードの精度の切り替えに使用できる。 この動的再構成により、リソース制約されたデバイスにより多くのコアをマッピングし、両方の演算精度を同時にサポートするのと比べて消費電力を削減できる。 提案するハードウェアと高密度行列のための高性能シストリックアーキテクチャを比較し,同一技術におけるdspブロックの半分と高密度モードの25%の性能を得た。 スパースモードでは,低空間レベルでも高密度モードよりも高い性能を示し,ソフトウェア最適化NEON RUYライブラリ上ではシングルコアが最大20倍の高速化を実現する。

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