論文の概要: Low-Latency Online Multiplier with Reduced Activities and Minimized
Interconnect for Inner Product Arrays
- arxiv url: http://arxiv.org/abs/2304.12946v1
- Date: Thu, 6 Apr 2023 01:22:27 GMT
- ステータス: 処理完了
- システム内更新日: 2023-04-30 07:30:17.128606
- Title: Low-Latency Online Multiplier with Reduced Activities and Minimized
Interconnect for Inner Product Arrays
- Title（参考訳）: 内部製品アレーの低遅延オンライン乗算器
- Authors: Muhammad Usman, Milos Ercegovac, Jeong-A Lee
- Abstract要約: 本稿では,オンライン算術や左から右への算術に基づく低レイテンシ乗算器を提案する。
オンライン算術は、データ依存に関係なく連続した操作を重複させることができる。
オンラインアルゴリズムのシリアルな性質と、アクティブスライスの段階的な増減は、相互接続と信号のアクティビティを最小化する。
- 参考スコア（独自算出の注目度）: 0.8078491757252693
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Multiplication is indispensable and is one of the core operations in many
modern applications including signal processing and neural networks.
Conventional right-to-left (RL) multiplier extensively contributes to the power
consumption, area utilization and critical path delay in such applications.
This paper proposes a low latency multiplier based on online or left-to-right
(LR) arithmetic which can increase throughput and reduce latency by digit-level
pipelining. Online arithmetic enables overlapping successive operations
regardless of data dependency because of the most significant digit first mode
of operation. To produce most significant digit first, it uses redundant number
system and we can have a carry-free addition, therefore, the delay of the
arithmetic operation is independent of operand bit width. The operations are
performed digit by digit serially from left to right which allows gradual
increase in the slice activities making it suitable for implementation on
reconfigurable devices. Serial nature of the online algorithm and gradual
increment/decrement of active slices minimize the interconnects and signal
activities resulting in overall reduction of area and power consumption. We
present online multipliers with; both inputs in serial, and one in serial and
one in parallel. Pipelined and non-pipelined designs of the proposed
multipliers have been synthesized with GSCL 45nm technology on Synopsys Design
Compiler. Thorough comparative analysis has been performed using widely used
performance metrics. The results show that the proposed online multipliers
outperform the RL multipliers.
- Abstract（参考訳）: 乗算は不可欠であり、信号処理やニューラルネットワークを含む多くの現代のアプリケーションにおける中核的な操作の1つである。
従来の右から左への乗算器は, 電力消費, 面積利用, 臨界経路遅延に大きく寄与する。
本稿では,オンラインあるいは左利き(LR)演算に基づく低レイテンシ乗算器を提案する。
オンライン算術は、最も大きな桁の第1の操作モードのため、データ依存に関係なく連続した操作を重複させることができる。
最上位の桁を最初に生成するには冗長数システムを使用し、キャリーフリーな加算を行うことができるので、演算の遅延はオペランドビット幅とは無関係である。
操作は、左から右へ直列に数字で行われ、スライスアクティビティが徐々に増加し、再構成可能なデバイスの実装に適している。
オンラインアルゴリズムの連続的性質とアクティブスライスの段階的増減は相互接続と信号活動を最小限に抑え、結果として面積と消費電力の全体的な削減をもたらす。
オンライン乗算器は,2つの入力をシリアルで,一方をシリアルで,他方を並列で提示する。
提案した乗算器のパイプラインおよび非パイプライン設計は、Synopsys Design Compiler上でGSCL 45nm技術で合成されている。
より詳細な比較分析は広く使われているパフォーマンス指標を用いて行われている。
その結果,提案したオンライン乗算器はRL乗算器よりも優れていた。
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