論文の概要: A Deep Learning Framework for Verilog Autocompletion Towards Design and Verification Automation

• arxiv url: http://arxiv.org/abs/2304.13840v1
• Date: Wed, 26 Apr 2023 21:56:03 GMT
• ステータス: 処理完了
• システム内更新日: 2023-04-28 15:02:20.060613
• Title: A Deep Learning Framework for Verilog Autocompletion Towards Design and Verification Automation
• Title（参考訳）: Verilogオートコンプリートのための深層学習フレームワーク : 設計と検証自動化に向けて
• Authors: Enrique Dehaerne and Bappaditya Dey and Sandip Halder and Stefan De Gendt
• Abstract要約: 本稿では,Verilog自動補完モデルの学習のための新しいディープラーニングフレームワークを提案する。 このフレームワークは、一般的なプログラミング言語のデータに基づいて事前訓練されたモデルを統合し、ターゲットの下流タスクに類似するようにキュレートされたデータセット上でそれらを微調整する。 実験により、提案されたフレームワークは、スクラッチからトレーニングされたモデルと比較して、それぞれ9.5%、6.7%、および6.9%、BLEU、ROUGE-L、chrFのスコアが向上することが示された。
• 参考スコア（独自算出の注目度）: 0.33598755777055367
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Innovative Electronic Design Automation (EDA) solutions are important to meet the design requirements for increasingly complex electronic devices. Verilog, a hardware description language, is widely used for the design and verification of digital circuits and is synthesized using specific EDA tools. However, writing code is a repetitive and time-intensive task. This paper proposes, primarily, a novel deep learning framework for training a Verilog autocompletion model and, secondarily, a Verilog dataset of files and snippets obtained from open-source repositories. The framework involves integrating models pretrained on general programming language data and finetuning them on a dataset curated to be similar to a target downstream task. This is validated by comparing different pretrained models trained on different subsets of the proposed Verilog dataset using multiple evaluation metrics. These experiments demonstrate that the proposed framework achieves better BLEU, ROUGE-L, and chrF scores by 9.5%, 6.7%, and 6.9%, respectively, compared to a model trained from scratch.
• Abstract（参考訳）: 革新的電子設計自動化(EDA)ソリューションは、ますます複雑な電子機器の設計要件を満たすために重要である。 ハードウェア記述言語であるVerilogは、デジタル回路の設計と検証に広く使われ、特定のEDAツールを使用して合成される。 しかし、コードを書くことは反復的で時間を要する作業です。 本稿では,verilogの自動補完モデルをトレーニングするための新しいディープラーニングフレームワークと,オープンソースリポジトリから取得したファイルとスニペットのverilogデータセットを提案する。 このフレームワークは、一般的なプログラミング言語のデータに基づいて事前訓練されたモデルを統合し、ターゲットの下流タスクに似たようにキュレートされたデータセットに微調整する。 これは、複数の評価指標を用いて提案したVerilogデータセットの異なるサブセットでトレーニングされた異なる事前学習モデルを比較することで検証される。 これらの実験により、提案フレームワークは、スクラッチからトレーニングしたモデルと比較して、bleu、rouge-l、chrfスコアが9.5%、6.7%、6.9%向上することを実証した。

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