Fugu-MT 論文翻訳(概要): VeriGen: A Large Language Model for Verilog Code Generation

論文の概要: VeriGen: A Large Language Model for Verilog Code Generation

arxiv url: http://arxiv.org/abs/2308.00708v1
Date: Fri, 28 Jul 2023 02:57:14 GMT
ステータス: 処理完了
システム内更新日: 2023-08-06 11:03:02.457225
Title: VeriGen: A Large Language Model for Verilog Code Generation
Title（参考訳）: VeriGen:Verilogコード生成のための大規模言語モデル
Authors: Shailja Thakur, Baleegh Ahmad, Hammond Pearce, Benjamin Tan, Brendan Dolan-Gavitt, Ramesh Karri, Siddharth Garg
Abstract要約: GitHubとVerilogの教科書からコンパイルされたVerilogデータセット上に、既存のLarge Language Models(LLM)を微調整します。ここでは、細調整されたオープンソースのCodeGen-16Bモデルにより、商用のGPT-3.5-turboモデルよりも1.1%向上した。特に、様々な問題カテゴリにまたがって構文的に正しいVerilogコードを生成することで、事前訓練済みのVerilogコードよりも41%改善されている。
参考スコア（独自算出の注目度）: 22.837558083876743
License: http://creativecommons.org/licenses/by-nc-sa/4.0/
Abstract: In this study, we explore the capability of Large Language Models (LLMs) to automate hardware design by generating high-quality Verilog code, a common language for designing and modeling digital systems. We fine-tune pre-existing LLMs on Verilog datasets compiled from GitHub and Verilog textbooks. We evaluate the functional correctness of the generated Verilog code using a specially designed test suite, featuring a custom problem set and testing benches. Here, our fine-tuned open-source CodeGen-16B model outperforms the commercial state-of-the-art GPT-3.5-turbo model with a 1.1% overall increase. Upon testing with a more diverse and complex problem set, we find that the fine-tuned model shows competitive performance against state-of-the-art gpt-3.5-turbo, excelling in certain scenarios. Notably, it demonstrates a 41% improvement in generating syntactically correct Verilog code across various problem categories compared to its pre-trained counterpart, highlighting the potential of smaller, in-house LLMs in hardware design automation.
Abstract（参考訳）: 本研究では,デジタルシステムの設計とモデリングのための共通言語である高品質なverilogコードを生成することで,ハードウェア設計を自動化するための大規模言語モデル(llm)の機能を検討する。 GitHub と Verilog の教科書からコンパイルされた Verilog データセット上に,既存の LLM を微調整する。特別に設計されたテストスイートを用いて生成したVerilogコードの機能的正当性を評価し、カスタム問題セットとテストベンチを特徴とする。ここでは、細調整されたオープンソースのCodeGen-16Bモデルにより、商用のGPT-3.5-turboモデルよりも1.1%向上した。より多様で複雑な問題集合でテストすると、細調整されたモデルが最先端のgpt-3.5-turboと競合する性能を示し、特定のシナリオで優れたことが分かる。特に、様々な問題カテゴリで構文的に正しいVerilogコードを生成する際の41%の改善を示しており、ハードウェア設計自動化における、より小さな社内LLMの可能性を強調している。

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