論文の概要: A New Security Threat in MCUs -- SoC-wide timing side channels and how to find them

• arxiv url: http://arxiv.org/abs/2309.12925v1
• Date: Fri, 22 Sep 2023 15:23:57 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-19 04:01:03.331621
• Title: A New Security Threat in MCUs -- SoC-wide timing side channels and how to find them
• Title（参考訳）: MCUにおける新たなセキュリティ脅威 -- SoC全体のタイミングサイドチャネルとその発見方法
• Authors: Johannes Müller, Anna Lena Duque Antón, Lucas Deutschmann, Dino Mehmedagić, Mohammad Rahmani Fadiheh, Dominik Stoffel, Wolfgang Kunz,
• Abstract要約: マイクロアーキテクチャのタイミング側チャネルは、共有バッファを特徴とするハードウェア設計におけるセキュリティ上の脅威として研究されている。 しかし、近年の活動は、このような特徴を持たないマイクロコントローラでも、この脅威は現実的であることを示している。 このギャップを埋めるための新しい形式的手法を提案する。
• 参考スコア（独自算出の注目度）: 4.860539623603551
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Microarchitectural timing side channels have been thoroughly investigated as a security threat in hardware designs featuring shared buffers (e.g., caches) and/or parallelism between attacker and victim task execution. Contradicting common intuitions, recent activities demonstrate, however, that this threat is real also in microcontroller SoCs without such features. In this paper, we describe SoC-wide timing side channels previously neglected by security analysis and present a new formal method to close this gap. In a case study with the RISC-V Pulpissimo SoC platform, our method found a vulnerability to a so far unknown attack variant that allows an attacker to obtain information about a victim's memory access behavior. After implementing a conservative fix, we were able to verify that the SoC is now secure w.r.t. timing side channels.
• Abstract（参考訳）: マイクロアーキテクチャのタイミング側チャネルは、共有バッファ(例えばキャッシュ)と攻撃者と被害者のタスク実行間の並列性を備えたハードウェア設計において、セキュリティ上の脅威として徹底的に研究されている。 一般的な直感とは対照的に、最近の活動では、この脅威はマイクロコントローラのSoCでもそのような特徴がなければ現実的であることが示されている。 本稿では,セキュリティ解析によってこれまで無視されていたSoC全体のタイミング側チャネルについて述べるとともに,このギャップを埋めるための新しい形式的手法を提案する。 RISC-V Pulpissimo SoC プラットフォームを用いたケーススタディでは,攻撃者が被害者のメモリアクセス行動に関する情報を得ることのできる,これまで知られていなかった攻撃の脆弱性を発見した。 保守的な修正を実行した後、SoCがw.r.t.タイミング側チャネルをセキュアにしていることを確認した。

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