論文の概要: Shield Bash: Abusing Defensive Coherence State Retrieval to Break Timing Obfuscation

• arxiv url: http://arxiv.org/abs/2504.10318v1
• Date: Mon, 14 Apr 2025 15:27:32 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-04-15 16:48:04.758933
• Title: Shield Bash: Abusing Defensive Coherence State Retrieval to Break Timing Obfuscation
• Title（参考訳）: シールド・バッシュ:保護的なコヒーレンス状態の検索を拒否
• Authors: Kartik Ramkrishnan, Antonia Zhai, Stephen McCamant, Pen Chung Yew,
• Abstract要約: 本論文では,2つのアートディフェンスの相互作用について検討する。 TORCはキャッシュヒットベースの攻撃を軽減し、DSRCは投機的コヒーレンス状態変化攻撃を緩和する。 この脆弱性を用いて,新たな隠蔽チャネル攻撃が可能であることを実証する。
• 参考スコア（独自算出の注目度）: 2.03921019862868
• License:
• Abstract: Microarchitectural attacks are a significant concern, leading to many hardware-based defense proposals. However, different defenses target different classes of attacks, and their impact on each other has not been fully considered. To raise awareness of this problem, we study an interaction between two state-of-the art defenses in this paper, timing obfuscations of remote cache lines (TORC) and delaying speculative changes to remote cache lines (DSRC). TORC mitigates cache-hit based attacks and DSRC mitigates speculative coherence state change attacks. We observe that DSRC enables coherence information to be retrieved into the processor core, where it is out of the reach of timing obfuscations to protect. This creates an unforeseen consequence that redo operations can be triggered within the core to detect the presence or absence of remote cache lines, which constitutes a security vulnerability. We demonstrate that a new covert channel attack is possible using this vulnerability. We propose two ways to mitigate the attack, whose performance varies depending on an application's cache usage. One way is to never send remote exclusive coherence state (E) information to the core even if it is created. The other way is to never create a remote E state, which is responsible for triggering redos. We demonstrate the timing difference caused by this microarchitectural defense assumption violation using GEM5 simulations. Performance evaluation on SPECrate 2017 and PARSEC benchmarks of the two fixes show less than 32\% average overhead across both sets of benchmarks. The repair which prevented the creation of remote E state had less than 2.8% average overhead.
• Abstract（参考訳）: マイクロアーキテクチャー攻撃は重要な関心事であり、多くのハードウェアベースの防衛提案につながっている。 しかし、異なる防御は異なる種類の攻撃を標的としており、その相互への影響は十分に考慮されていない。 この問題に対する認識を高めるため,本稿では,2つの最先端技術と,遠隔キャッシュライン(TORC)のタイミング難読化と,リモートキャッシュライン(DSRC)の投機的変更の遅延について検討する。 TORCはキャッシュヒットベースの攻撃を軽減し、DSRCは投機的コヒーレンス状態変化攻撃を緩和する。 我々は,DSRCがプロセッサコアにコヒーレンス情報を取得可能にすることを観察した。 これにより、セキュリティ脆弱性を構成するリモートキャッシュラインの存在や欠如を検出するために、コア内で再起動操作を起動する、予期せぬ結果が生じる。 我々は,この脆弱性を用いて,新たな隠蔽チャネル攻撃が可能であることを実証した。 我々は、アプリケーションのキャッシュ使用量によってパフォーマンスが変わる攻撃を緩和する2つの方法を提案する。 ひとつの方法は、たとえ作成されたとしても、リモート排他的コヒーレンス状態(E)情報をコアに送信しないことです。 もう1つの方法は、リモートEステートを決して生成しないことです。 GEM5シミュレーションを用いて,この微構造的防御仮定違反によるタイミング差を実証する。 SPECrate 2017とPARSECの2つの修正のベンチマークのパフォーマンス評価は、両方のベンチマークセットの平均オーバーヘッドが32\%未満であることを示している。 遠隔E状態の発生を阻止した修復は平均2.8%以下であった。

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