論文の概要: Charge-parity switching effects and optimisation of transmon-qubit design parameters
- arxiv url: http://arxiv.org/abs/2309.17168v4
- Date: Fri, 29 Mar 2024 12:40:52 GMT
- ステータス: 処理完了
- システム内更新日: 2024-04-01 11:12:51.419148
- Title: Charge-parity switching effects and optimisation of transmon-qubit design parameters
- Title（参考訳）: トランスモン量子ビット設計パラメータの電荷-パリティ切替効果と最適化
- Authors: Miha Papič, Jani Tuorila, Adrian Auer, Inés de Vega, Amin Hosseinkhani,
- Abstract要約: 包括的雑音モデルに基づく量子ビット設計パラメータの最適範囲を同定する。
電荷パリティスイッチは、2量子ゲートの準粒子関連エラー源となる。
本稿では,量子回路実行のための性能指標を提案する。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Enhancing the performance of noisy quantum processors requires improving our understanding of error mechanisms and the ways to overcome them. In this study, we identify optimal ranges for qubit design parameters, grounded in comprehensive noise modeling. To this end, we also analyze a previously unexplored error mechanism that can perturb two-qubit gates due to charge-parity switches caused by quasiparticles. Due to the utilization of the higher levels of a transmon, where the charge dispersion is significantly larger, a charge-parity switch will affect the conditional phase of the two-qubit gate. We derive an analytical expression for the infidelity of a diabatic controlled-Z gate and see effects of similar magnitude in adiabatic controlled phase gates in the tunable coupler architecture. Moreover, we show that the effect of a charge-parity switch can be the dominant quasiparticle-related error source of a two-qubit gate. We also demonstrate that charge-parity switches induce a residual longitudinal interaction between qubits in a tunable-coupler circuit. We present a performance metric for quantum circuit execution, encompassing the fidelity and number of single and two-qubit gates in an algorithm, as well as the state preparation fidelity. This comprehensive metric, coupled with a detailed noise model, empowers us to determine an optimal range for the qubit design parameters Substantiating our findings through exact numerical simulations, we establish that fabricating quantum chips within this optimal parameter range not only augments the performance metric but also ensures its continued improvement with the enhancement of individual qubit coherence properties. Our systematic analysis offers insights and serves as a guiding framework for the development of the next generation of transmon-based quantum processors.
- Abstract（参考訳）: ノイズの多い量子プロセッサの性能向上には、エラーメカニズムの理解と克服方法の改善が必要です。
本研究では,包括的雑音モデルに基づく量子ビット設計パラメータの最適範囲を同定する。
この目的のために、準粒子による電荷パリティスイッチによる2量子ゲートの摂動が可能な、未探索の誤差機構も分析する。
電荷分散が著しく大きいトランスモンの高レベルの利用により、電荷パリティスイッチは2量子ゲートの条件相に影響を与える。
我々は、ダイアバティック制御Zゲートの不完全性の解析式を導出し、調整可能なカプラ構造における断熱制御相ゲートにおける同様の大きさの影響を見いだす。
さらに、電荷パリティスイッチの効果が、2量子ゲートの準粒子関連誤差源となることを示す。
また、チャージパリティスイッチは、チューナブルカップラー回路におけるキュービット間の残留長手相互作用を誘導することを示した。
本稿では, 量子回路実行のための性能指標として, アルゴリズムにおける単一および2量子ゲートの忠実度と個数, および状態準備忠実度について述べる。
この包括的メトリックと詳細なノイズモデルを組み合わせることで、量子ビット設計パラメーターの最適範囲を決定することができる。正確な数値シミュレーションにより、この最適パラメーター範囲内で量子チップを作製することは、性能指標を増大させるだけでなく、個々の量子ビットコヒーレンス特性の向上とともに、その継続的な改善を確実にする。
我々の系統分析は洞察を与え、次世代のトランスモンベースの量子プロセッサの開発のための指針となる。
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