論文の概要: Optimizing quantum gates towards the scale of logical qubits
- arxiv url: http://arxiv.org/abs/2308.02321v3
- Date: Tue, 9 Jan 2024 20:29:31 GMT
- ステータス: 翻訳完了
- システム内更新日: 2024-01-11 17:16:25.152449
- Title: Optimizing quantum gates towards the scale of logical qubits
- Title（参考訳）: 量子ゲートの論理量子ビットスケールへの最適化
- Abstract要約: 量子ゲート理論の基本的な前提は、量子ゲートはフォールトトレランスの誤差閾値を超えることなく、大きなプロセッサにスケールできるということである。
ここでは、このような問題を克服できる戦略について報告する。
我々は、68個の周波数可変ビットの周波数軌跡をコレオグラフィーして、超伝導エラー中に単一量子ビットを実行することを示した。
- 参考スコア（独自算出の注目度）: 78.55133994211627
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: A foundational assumption of quantum error correction theory is that quantum
gates can be scaled to large processors without exceeding the error-threshold
for fault tolerance. Two major challenges that could become fundamental
roadblocks are manufacturing high performance quantum hardware and engineering
a control system that can reach its performance limits. The control challenge
of scaling quantum gates from small to large processors without degrading
performance often maps to non-convex, high-constraint, and time-dependent
control optimization over an exponentially expanding configuration space. Here
we report on a control optimization strategy that can scalably overcome the
complexity of such problems. We demonstrate it by choreographing the frequency
trajectories of 68 frequency-tunable superconducting qubits to execute single-
and two-qubit gates while mitigating computational errors. When combined with a
comprehensive model of physical errors across our processor, the strategy
suppresses physical error rates by $\sim3.7\times$ compared with the case of no
optimization. Furthermore, it is projected to achieve a similar performance
advantage on a distance-23 surface code logical qubit with 1057 physical
qubits. Our control optimization strategy solves a generic scaling challenge in
a way that can be adapted to a variety of quantum operations, algorithms, and
computing architectures.
- Abstract（参考訳）: 量子誤差補正理論の基本的な仮定は、フォールトトレランスの誤りを克服することなく、量子ゲートを大きなプロセッサにスケールできるということである。
基本的な障害となる可能性のある2つの大きな課題は、高性能量子ハードウェアの製造と、その性能限界に達する制御システムの構築である。
性能を劣化させることなく小型から大規模プロセッサに量子ゲートをスケールするという制御課題は、指数関数的に拡張された構成空間上での非凸、高制約、時間依存的な制御最適化にマップされることが多い。
本稿では,このような問題の複雑さを克服する制御最適化戦略について報告する。
本研究では、68個の周波数可変超伝導量子ビットの周波数軌跡を振り返り、計算誤差を軽減しつつシングルおよびツーキュービットゲートを実行することを実証する。
プロセッサ全体の物理的エラーの包括的なモデルと組み合わせると、最適化しない場合と比較して、この戦略は物理的エラー率を$\sim3.7\times$で抑えます。
さらに、1057の物理キュービットを持つ distance-23 表面コード論理キュービットでも同様の性能の利点が得られると予測されている。
当社の制御最適化戦略は、さまざまな量子演算、アルゴリズム、コンピューティングアーキテクチャに適用可能な方法で、一般的なスケーリング課題を解決します。
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