論文の概要: Accelerator-driven Data Arrangement to Minimize Transformers Run-time on Multi-core Architectures

• arxiv url: http://arxiv.org/abs/2312.13000v1
• Date: Wed, 20 Dec 2023 13:01:25 GMT
• ステータス: 処理完了
• システム内更新日: 2023-12-21 15:42:23.138865
• Title: Accelerator-driven Data Arrangement to Minimize Transformers Run-time on Multi-core Architectures
• Title（参考訳）: マルチコアアーキテクチャ上でのトランスフォーマーを最小化するアクセラレータ駆動データアレンジメント
• Authors: Alireza Amirshahi, Giovanni Ansaloni, David Atienza
• Abstract要約: 人工知能におけるトランスフォーマーモデルの複雑さは、計算コスト、メモリ使用量、エネルギー消費を拡大します。 ハードウェアアクセラレーターのカーネルサイズに支配される新しいメモリアレンジメント戦略を提案し,オフチップデータアクセスを効果的に最小化する。 我々の手法は、最先端の変圧器を用いた推論を実行する場合、最大2.8倍の速度向上を実現することができる。
• 参考スコア（独自算出の注目度）: 5.46396577345121
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The increasing complexity of transformer models in artificial intelligence expands their computational costs, memory usage, and energy consumption. Hardware acceleration tackles the ensuing challenges by designing processors and accelerators tailored for transformer models, supporting their computation hotspots with high efficiency. However, memory bandwidth can hinder improvements in hardware accelerators. Against this backdrop, in this paper we propose a novel memory arrangement strategy, governed by the hardware accelerator's kernel size, which effectively minimizes off-chip data access. This arrangement is particularly beneficial for end-to-end transformer model inference, where most of the computation is based on general matrix multiplication (GEMM) operations. Additionally, we address the overhead of non-GEMM operations in transformer models within the scope of this memory data arrangement. Our study explores the implementation and effectiveness of the proposed accelerator-driven data arrangement approach in both single- and multi-core systems. Our evaluation demonstrates that our approach can achieve up to a 2.8x speed increase when executing inferences employing state-of-the-art transformers.
• Abstract（参考訳）: 人工知能におけるトランスフォーマーモデルの複雑さの増大は、計算コスト、メモリ使用量、エネルギー消費を増大させる。 ハードウェアアクセラレーションは、トランスフォーマーモデルに適したプロセッサやアクセラレータを設計し、高い効率で計算ホットスポットをサポートすることで、続く課題に取り組む。 しかし、メモリ帯域幅はハードウェアアクセラレータの改善を妨げる可能性がある。 本稿では,オフチップデータアクセスを効果的に最小化するハードウェアアクセラレーションのカーネルサイズによって制御される新しいメモリ配置戦略を提案する。 この配置は、計算のほとんどがgemm(general matrix multiplication)演算に基づいているエンドツーエンドトランスフォーマーモデル推論に特に有用である。 さらに,このメモリデータアレンジメントの範囲内でのトランスフォーマモデルにおける非GEMM演算のオーバーヘッドに対処する。 本研究では,シングルコアとマルチコアシステムの両方において,提案するアクセル駆動型データアレンジメント手法の実装と有効性について検討する。 本評価は,最先端トランスフォーマを用いた推論の実行において,最大2.8倍の速度向上を実現することを実証する。

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