論文の概要: Hierarchical Source-to-Post-Route QoR Prediction in High-Level Synthesis
with GNNs
- arxiv url: http://arxiv.org/abs/2401.08696v1
- Date: Sun, 14 Jan 2024 07:24:08 GMT
- ステータス: 処理完了
- システム内更新日: 2024-01-18 18:25:54.189356
- Title: Hierarchical Source-to-Post-Route QoR Prediction in High-Level Synthesis
with GNNs
- Title（参考訳）: GNNを用いた高レベル合成における階層的ソース・ツー・ルートQoR予測
- Authors: Mingzhe Gao, Jieru Zhao, Zhe Lin, Minyi Guo
- Abstract要約: FPGA HLSのための階層的ポストルートQoR予測手法を提案する。
提案手法を採用することにより,HLSにおける設計空間探索のランタイムは,数十分に短縮される。
- 参考スコア（独自算出の注目度）: 25.920672727699984
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: High-level synthesis (HLS) notably speeds up the hardware design process by
avoiding RTL programming. However, the turnaround time of HLS increases
significantly when post-route quality of results (QoR) are considered during
optimization. To tackle this issue, we propose a hierarchical post-route QoR
prediction approach for FPGA HLS, which features: (1) a modeling flow that
directly estimates latency and post-route resource usage from C/C++ programs;
(2) a graph construction method that effectively represents the control and
data flow graph of source code and effects of HLS pragmas; and (3) a
hierarchical GNN training and prediction method capable of capturing the impact
of loop hierarchies. Experimental results show that our method presents a
prediction error of less than 10% for different types of QoR metrics, which
gains tremendous improvement compared with the state-of-the-art GNN methods. By
adopting our proposed methodology, the runtime for design space exploration in
HLS is shortened to tens of minutes and the achieved ADRS is reduced to 6.91%
on average.
- Abstract（参考訳）: 高レベル合成(HLS)は、RTLプログラミングを避けてハードウェア設計プロセスを高速化する。
しかし,時間経過後の品質(QoR)を考慮した場合,HLSのターンアラウンド時間は有意に増加する。
この問題に対処するため,FPGA HLS の階層的後 QoR 予測手法を提案する。(1) C/C++ プログラムから直接遅延と後資源使用量を推定するモデリングフロー,(2) ソースコードの制御とデータフローグラフと HLS プラグマの効果を効果的に表現するグラフ構築手法,(3) ループ階層の影響を捉えることができる階層的 GNN トレーニングと予測手法である。
実験結果から,本手法は様々な種類のQoR指標に対して10%未満の予測誤差を示し,最先端のGNN手法と比較して大幅に改善された。
提案手法を採用することにより,HLSにおける設計空間探索のランタイムは数十分短縮され,得られたADRSは平均6.91%に短縮される。
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