論文の概要: High-Performance and Scalable Fault-Tolerant Quantum Computation with Lattice Surgery on a 2.5D Architecture

• arxiv url: http://arxiv.org/abs/2411.17519v1
• Date: Tue, 26 Nov 2024 15:27:59 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-11-27 13:31:03.143421
• Title: High-Performance and Scalable Fault-Tolerant Quantum Computation with Lattice Surgery on a 2.5D Architecture
• Title（参考訳）: 2.5Dアーキテクチャ上での格子手術による高性能・スケーラブルなフォールトトレラント量子計算
• Authors: Yosuke Ueno, Taku Saito, Teruo Tanimoto, Yasunari Suzuki, Yutaka Tabuchi, Shuhei Tamate, Hiroshi Nakamura,
• Abstract要約: 表面符号(SC)を用いた格子手術(LS)に基づく高性能・低オーバヘッドFTQCアーキテクチャを提案する。 提案したBypassアーキテクチャは、密度と粗いキュービット層からなる2.5次元アーキテクチャである。 その結果、BypassアーキテクチャはFTQCの忠実度を改善し、1.73倍のスピードアップと17%のハードウェアリソース削減を実現している。
• 参考スコア（独自算出の注目度）: 0.5779598097190628
• License:
• Abstract: Due to the high error rate of a qubit, detecting and correcting errors on it is essential for fault-tolerant quantum computing (FTQC). Among several FTQC techniques, lattice surgery (LS) using surface code (SC) is currently promising. To demonstrate practical quantum advantage as early as possible, it is indispensable to propose a high-performance and low-overhead FTQC architecture specialized for a given FTQC scheme based on detailed analysis. In this study, we first categorize the factors, or hazards, that degrade LS-based FTQC performance and propose a performance evaluation methodology to decompose the impact of each hazard, inspired by the CPI stack. We propose the Bypass architecture based on the bottleneck analysis using the proposed evaluation methodology. The proposed Bypass architecture is a 2.5-dimensional architecture consisting of dense and sparse qubit layers and successfully eliminates the bottleneck to achieve high-performance and scalable LS-based FTQC. We evaluate the proposed architecture with a circuit-level stabilizer simulator and a cycle-accurate LS simulator with practical quantum phase estimation problems. The results show that the Bypass architecture improves the fidelity of FTQC and achieves both a 1.73x speedup and a 17% reduction in classical/quantum hardware resources over a conventional 2D architecture.
• Abstract（参考訳）: 量子ビットのエラー率が高いため、フォールトトレラント量子コンピューティング(FTQC)では、エラーの検出と修正が不可欠である。 いくつかのFTQC技術の中で、表面コード(SC)を用いた格子手術(LS)が現在有望である。 実効的な量子優位性をできるだけ早く示すためには、詳細な解析に基づいて与えられたFTQCスキームに特化した高性能で低オーバヘッドのFTQCアーキテクチャを提案することが不可欠である。 本研究では、まずLSベースのFTQC性能を低下させる要因、またはハザードを分類し、CPIスタックにインスパイアされた各ハザードの影響を分解する性能評価手法を提案する。 本稿では,ボトルネック解析に基づくBypassアーキテクチャを提案する。 提案するBypassアーキテクチャは,高密度かつスパースな量子ビット層からなる2.5次元アーキテクチャであり,高性能かつスケーラブルなLSベースのFTQCを実現するためにボトルネックを解消する。 本稿では,回路レベルの安定化器シミュレータと,実用的な量子位相推定問題を備えたサイクル精度LSシミュレータを用いて,提案アーキテクチャの評価を行った。 その結果、BypassアーキテクチャはFTQCの忠実度を向上し、従来の2Dアーキテクチャよりも1.73倍の高速化と17%のハードウェアリソースの削減を実現している。

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