論文の概要: A Lightweight Inception Boosted U-Net Neural Network for Routability Prediction

• arxiv url: http://arxiv.org/abs/2402.10937v1
• Date: Wed, 7 Feb 2024 07:32:03 GMT
• ステータス: 処理完了
• システム内更新日: 2024-02-25 17:02:30.706537
• Title: A Lightweight Inception Boosted U-Net Neural Network for Routability Prediction
• Title（参考訳）: ルータビリティ予測のための軽量インセプション強化U-Netニューラルネットワーク
• Authors: Hailiang Li, Yan Huo, Yan Wang, Xu Yang, Miaohui Hao, Xiao Wang
• Abstract要約: Inception組み込みモジュールによって強化された新しいU-Net変種モデルを提案し、ルーティングの混雑を予測する。 最近発表されたCircuitNetのベンチマーク実験の結果,提案手法は最大5% (RC) と20% (DRC) の削減を達成した。
• 参考スコア（独自算出の注目度）: 16.134273665672055
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: As the modern CPU, GPU, and NPU chip design complexity and transistor counts keep increasing, and with the relentless shrinking of semiconductor technology nodes to nearly 1 nanometer, the placement and routing have gradually become the two most pivotal processes in modern very-large-scale-integrated (VLSI) circuit back-end design. How to evaluate routability efficiently and accurately in advance (at the placement and global routing stages) has grown into a crucial research area in the field of artificial intelligence (AI) assisted electronic design automation (EDA). In this paper, we propose a novel U-Net variant model boosted by an Inception embedded module to predict Routing Congestion (RC) and Design Rule Checking (DRC) hotspots. Experimental results on the recently published CircuitNet dataset benchmark show that our proposed method achieves up to 5% (RC) and 20% (DRC) rate reduction in terms of Avg-NRMSE (Average Normalized Root Mean Square Error) compared to the classic architecture. Furthermore, our approach consistently outperforms the prior model on the SSIM (Structural Similarity Index Measure) metric.
• Abstract（参考訳）: 現代のCPU、GPU、NPUチップの設計の複雑さとトランジスタの数が増え続けており、半導体技術ノードの連続的な縮小により、配置とルーティングは現代の超大規模集積回路(VLSI)のバックエンド設計において、徐々に2つの重要なプロセスとなっている。 人工知能(AI)による電子設計自動化(EDA)の分野において、事前に(配置とグローバルルーティング段階において)効率よく正確にルタビリティを評価する方法が重要な研究領域に成長してきた。 本稿では,Routing Congestion (RC) とDesign Rule Checking (DRC) ホットスポットを予測するために,Inception 組み込みモジュールによって強化された新しい U-Net 変種モデルを提案する。 最近発表されたCircuitNetのベンチマーク実験の結果,従来のアーキテクチャと比較して,Avg-NRMSE(Average Normalized Root Mean Square Error)で最大5%(RC)と20%(DRC)の削減を実現していることがわかった。 さらに,本手法は,ssim(structureural similarity index measure)メトリックの先行モデルよりも一貫して優れる。

関連論文リスト

• Auto-Train-Once: Controller Network Guided Automatic Network Pruning from Scratch [72.26822499434446]
  オートトレインオース (Auto-Train-Once, ATO) は、DNNの計算コストと記憶コストを自動的に削減するために設計された、革新的なネットワークプルーニングアルゴリズムである。 総合的な収束解析と広範な実験を行い,本手法が様々なモデルアーキテクチャにおける最先端性能を実現することを示す。
  論文  参考訳（メタデータ） (2024-03-21T02:33:37Z)
• Circuit as Set of Points [39.14967611962792]
  本稿では,回路部品を点雲として扱うことにより,回路設計の新しい視点を提案する。 このアプローチは、プリプロセッシングなしで生データから直接の機能抽出を可能にし、エンドツーエンドのトレーニングを可能にし、高いパフォーマンスをもたらす。
  論文  参考訳（メタデータ） (2023-10-26T14:22:43Z)
• Energy-Efficient On-Board Radio Resource Management for Satellite Communications via Neuromorphic Computing [59.40731173370976]
  本研究は,エネルギー効率のよい脳誘発機械学習モデルのオンボード無線リソース管理への応用について検討する。 関連するワークロードでは、Loihi 2に実装されたスパイクニューラルネットワーク(SNN)の方が精度が高く、CNNベースのリファレンスプラットフォームと比較して消費電力が100ドル以上削減される。
  論文  参考訳（メタデータ） (2023-08-22T03:13:57Z)
• Intelligent Circuit Design and Implementation with Machine Learning [0.0]
  幅広いチップ設計段階をカバーする複数の高速かつ正確な機械学習モデルを提示します。 完全に自動化されたパワーモデリングフレームワークであるAPOLLOを紹介します。 私はまた、早期のroutability予測のためにRouteNetを提示します。
  論文  参考訳（メタデータ） (2022-06-07T06:17:52Z)
• Model-based Deep Learning Receiver Design for Rate-Splitting Multiple Access [65.21117658030235]
  本研究では,モデルベース深層学習(MBDL)に基づく実用的なRSMA受信機の設計を提案する。 MBDL受信機は、符号なしシンボル誤り率(SER)、リンクレベルシミュレーション(LLS)によるスループット性能、平均トレーニングオーバーヘッドの観点から評価される。 その結果,MBDLはCSIRが不完全なSIC受信機よりも優れていた。
  論文  参考訳（メタデータ） (2022-05-02T12:23:55Z)
• Adaptive Anomaly Detection for Internet of Things in Hierarchical Edge Computing: A Contextual-Bandit Approach [81.5261621619557]
  階層エッジコンピューティング(HEC)を用いた適応型異常検出手法を提案する。 まず,複雑性を増した複数のDNNモデルを構築し,それぞれを対応するHEC層に関連付ける。 そこで我々は、文脈帯域問題として定式化され、強化学習ポリシーネットワークを用いて解決される適応モデル選択スキームを設計する。
  論文  参考訳（メタデータ） (2021-08-09T08:45:47Z)
• Scaled-Time-Attention Robust Edge Network [2.4417312983418014]
  本稿では,貯水池型ニューラルネットワークの遅延ループバージョンに基づいて,ニューラルネットワークの新たなファミリーを構築するための体系的なアプローチについて述べる。 結果として得られたアーキテクチャは、STARE(Scaled-Time-Attention Robust Edge)ネットワークと呼ばれ、超次元空間と非乗算演算を利用する。 我々は、STAREがパフォーマンスを改善し、実装の複雑さを低減した様々なアプリケーションに適用可能であることを実証した。
  論文  参考訳（メタデータ） (2021-07-09T21:24:49Z)
• LoRD-Net: Unfolded Deep Detection Network with Low-Resolution Receivers [104.01415343139901]
  本稿では,1ビット計測から情報シンボルを復元する「LoRD-Net」というディープ検出器を提案する。 LoRD-Netは、関心のシグナルを回復するためのタスクベースのアーキテクチャである。 無線通信における1ビット信号回復のためのレシーバアーキテクチャの評価を行った。
  論文  参考訳（メタデータ） (2021-02-05T04:26:05Z)
• DAIS: Automatic Channel Pruning via Differentiable Annealing Indicator Search [55.164053971213576]
  畳み込みニューラルネットワークは,計算オーバーヘッドが大きいにもかかわらず,コンピュータビジョンタスクの実行において大きな成功を収めている。 構造的(チャネル)プルーニングは、通常、ネットワーク構造を保ちながらモデルの冗長性を低減するために適用される。 既存の構造化プルーニング法では、手作りのルールが必要であり、これは大きなプルーニング空間に繋がる可能性がある。
  論文  参考訳（メタデータ） (2020-11-04T07:43:01Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。