論文の概要: Intelligent Circuit Design and Implementation with Machine Learning
- arxiv url: http://arxiv.org/abs/2206.03032v1
- Date: Tue, 7 Jun 2022 06:17:52 GMT
- ステータス: 処理完了
- システム内更新日: 2022-06-08 15:41:58.724075
- Title: Intelligent Circuit Design and Implementation with Machine Learning
- Title（参考訳）: 機械学習によるインテリジェント回路設計と実装
- Authors: Zhiyao Xie
- Abstract要約: 幅広いチップ設計段階をカバーする複数の高速かつ正確な機械学習モデルを提示します。
完全に自動化されたパワーモデリングフレームワークであるAPOLLOを紹介します。
私はまた、早期のroutability予測のためにRouteNetを提示します。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: The stagnation of EDA technologies roots from insufficient knowledge reuse.
In practice, very similar simulation or optimization results may need to be
repeatedly constructed from scratch. This motivates my research on introducing
more 'intelligence' to EDA with machine learning (ML), which explores complex
correlations in design flows based on prior data. Besides design time, I also
propose ML solutions to boost IC performance by assisting the circuit
management at runtime. In this dissertation, I present multiple fast yet
accurate ML models covering a wide range of chip design stages from the
register-transfer level (RTL) to sign-off, solving primary chip-design problems
about power, timing, interconnect, IR drop, routability, and design flow
tuning. Targeting the RTL stage, I present APOLLO, a fully automated power
modeling framework. It constructs an accurate per-cycle power model by
extracting the most power-correlated signals. The model can be further
implemented on chip for runtime power management with unprecedented low
hardware costs. Targeting gate-level netlist, I present Net2 for early
estimations on post-placement wirelength. It further enables more accurate
timing analysis without actual physical design information. Targeting circuit
layout, I present RouteNet for early routability prediction. As the first deep
learning-based routability estimator, some feature-extraction and model-design
principles proposed in it are widely adopted by later works. I also present
PowerNet for fast IR drop estimation. It captures spatial and temporal
information about power distribution with a customized CNN architecture. Last,
besides targeting a single design step, I present FIST to efficiently tune
design flow parameters during both logic synthesis and physical design.
- Abstract（参考訳）: eda 技術の停滞は,知識の再利用不足が原因である。
実際には、非常に類似したシミュレーションや最適化の結果をスクラッチから繰り返し構築する必要がある。
これは、事前データに基づいた設計フローにおける複雑な相関を探索する機械学習(ml)をedaに導入する上で、私の研究のモチベーションとなった。
設計時間に加えて,実行時の回路管理を支援することでIC性能を向上させるMLソリューションも提案する。
この論文では、レジスタ転送レベル(RTL)からサインオフまでの幅広いチップ設計段階をカバーする複数の高速かつ正確なMLモデルを提示し、電力、タイミング、相互接続、IRドロップ、ルータビリティ、設計フローチューニングに関する主要なチップ設計問題を解く。
RTLステージをターゲットに、完全に自動化された電力モデリングフレームワークであるAPOLLOを紹介します。
最も電力に関連のある信号を抽出することで、サイクル当たりの正確な電力モデルを構築する。
このモデルは、前例のない低いハードウェアコストで実行時の電力管理のためにチップにさらに実装することができる。
ゲートレベルのネットリストをターゲットとし, 配置後ワイヤ長の早期推定のためのNet2を提案する。
さらに、実際の物理設計情報なしでより正確なタイミング分析を可能にする。
回路レイアウトを目標とし,早期のroutability予測のためのRouteNetを提案する。
最初のディープラーニングに基づくroutability推定器として提案された特徴抽出とモデル設計の原則は、後世の研究で広く採用されている。
また、高速IRドロップ推定のためのPowerNetも提示します。
カスタマイズされたcnnアーキテクチャで電力分布に関する時間的および時間的情報をキャプチャする。
最後に, 論理合成と物理設計の両方において, 設計フローパラメータを効率的に調整するためのFISTを提案する。
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