論文の概要: PreRoutGNN for Timing Prediction with Order Preserving Partition: Global
Circuit Pre-training, Local Delay Learning and Attentional Cell Modeling
- arxiv url: http://arxiv.org/abs/2403.00012v2
- Date: Tue, 12 Mar 2024 12:59:45 GMT
- ステータス: 処理完了
- システム内更新日: 2024-03-14 00:36:24.103496
- Title: PreRoutGNN for Timing Prediction with Order Preserving Partition: Global
Circuit Pre-training, Local Delay Learning and Attentional Cell Modeling
- Title（参考訳）: 順序保存分割によるタイミング予測のためのpreroutgnn:グローバル回路事前学習、局所遅延学習、注意セルモデリング
- Authors: Ruizhe Zhong, Junjie Ye, Zhentao Tang, Shixiong Kai, Mingxuan Yuan,
Jianye Hao, Junchi Yan
- Abstract要約: 本稿では,事前のタイミング予測に対する2段階のアプローチを提案する。
まず、回路網リストからグローバルグラフ埋め込みを学習するグラフオートエンコーダを事前学習するためのグローバル回路トレーニングを提案する。
第2に、GCN上のメッセージパッシングのための新しいノード更新方式を、学習したグラフ埋め込みと回路グラフのトポロジ的ソートシーケンスに従って使用する。
21個の実世界の回路の実験では、スラック予測のための新しいSOTA R2が0.93で達成され、以前のSOTA法では0.59をはるかに上回っている。
- 参考スコア（独自算出の注目度）: 84.34811206119619
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Pre-routing timing prediction has been recently studied for evaluating the
quality of a candidate cell placement in chip design. It involves directly
estimating the timing metrics for both pin-level (slack, slew) and edge-level
(net delay, cell delay), without time-consuming routing. However, it often
suffers from signal decay and error accumulation due to the long timing paths
in large-scale industrial circuits. To address these challenges, we propose a
two-stage approach. First, we propose global circuit training to pre-train a
graph auto-encoder that learns the global graph embedding from circuit netlist.
Second, we use a novel node updating scheme for message passing on GCN,
following the topological sorting sequence of the learned graph embedding and
circuit graph. This scheme residually models the local time delay between two
adjacent pins in the updating sequence, and extracts the lookup table
information inside each cell via a new attention mechanism. To handle
large-scale circuits efficiently, we introduce an order preserving partition
scheme that reduces memory consumption while maintaining the topological
dependencies. Experiments on 21 real world circuits achieve a new SOTA R2 of
0.93 for slack prediction, which is significantly surpasses 0.59 by previous
SOTA method. Code will be available at:
https://github.com/Thinklab-SJTU/EDA-AI.
- Abstract（参考訳）: チップ設計における候補セル配置の品質評価のために, プレルーティングタイミング予測が研究されている。
ピンレベル(スラック、スルー)とエッジレベル(ネット遅延、セル遅延)の両方のタイミングメトリクスを、時間を要するルーティングなしで直接推定する。
しかし、大規模産業回路における長いタイミングパスのため、信号の減衰やエラーの蓄積に苦しむことが多い。
これらの課題に対処するために,我々は二段階アプローチを提案する。
まず、回路網リストからグローバルグラフ埋め込みを学習するグラフオートエンコーダを事前学習するためのグローバル回路トレーニングを提案する。
次に,学習グラフ埋め込みと回路グラフのトポロジカルソートシーケンスに従って,gcn上のメッセージパッシングのためのノード更新方式を提案する。
このスキームは、更新シーケンス内の隣接する2つのピン間の局所時間遅延を残留的にモデル化し、新しい注意機構を介して各セル内のルックアップテーブル情報を抽出する。
大規模回路を効率的に処理するために,トポロジ依存を維持しながらメモリ消費を削減する順序保存分割方式を導入する。
21個の実世界の回路の実験では、スラック予測のための新しいSOTA R2が0.93となる。
コードはhttps://github.com/thinklab-sjtu/eda-ai。
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