論文の概要: Towards Practical Fabrication Stage Attacks Using Interrupt-Resilient Hardware Trojans
- arxiv url: http://arxiv.org/abs/2403.10659v2
- Date: Thu, 2 May 2024 20:27:35 GMT
- ステータス: 処理完了
- システム内更新日: 2024-05-06 17:27:48.230173
- Title: Towards Practical Fabrication Stage Attacks Using Interrupt-Resilient Hardware Trojans
- Title（参考訳）: 耐震性ハードウェアトロイの木馬を用いた実用ステージ攻撃に向けて
- Authors: Athanasios Moschos, Fabian Monrose, Angelos D. Keromytis,
- Abstract要約: 我々は、割り込み耐性トロイの木馬(IRT)と呼ばれる新しい種類のハードウェアトロイの木馬を紹介する。
IRTはCPUにおける非決定的トリガーの問題にうまく対処できる。
我々の設計は、製造段階攻撃時のシームレスな統合を可能にしている。
- 参考スコア（独自算出の注目度）: 4.549209593575401
- License: http://creativecommons.org/licenses/by-nc-sa/4.0/
- Abstract: We introduce a new class of hardware trojans called interrupt-resilient trojans (IRTs). Our work is motivated by the observation that hardware trojan attacks on CPUs, even under favorable attack scenarios (e.g., an attacker with local system access), are affected by unpredictability due to non-deterministic context switching events. As we confirm experimentally, these events can lead to race conditions between trigger signals and the CPU events targeted by the trojan payloads (e.g., a CPU memory access), thus affecting the reliability of the attacks. Our work shows that interrupt-resilient trojans can successfully address the problem of non-deterministic triggering in CPUs, thereby providing high reliability guarantees in the implementation of sophisticated hardware trojan attacks. Specifically, we successfully utilize IRTs in different attack scenarios against a Linux-capable CPU design and showcase its resilience against context-switching events. More importantly, we show that our design allows for seamless integration during fabrication stage attacks.We evaluate different strategies for the implementation of our attacks on a tape-out ready high-speed RISC-V microarchitecture in a 28nm commercial technology process and successfully implement them with an average overhead delay of only 20 picoseconds, while leaving the sign-off characteristics of the layout intact. In doing so, we challenge the common wisdom regarding the low flexibility of late supply chain stages (e.g., fabrication) for the insertion of powerful trojans. To promote further research on microprocessor trojans, we open-source our designs and provide the accompanying supporting software logic.
- Abstract（参考訳）: 我々は、割り込み耐性トロイの木馬(IRT)と呼ばれる新しい種類のハードウェアトロイの木馬を紹介する。
我々の研究は、CPUに対するハードウェアトロイの木馬攻撃が、適切な攻撃シナリオ(例えば、ローカルシステムアクセスを持つ攻撃者)であっても、決定論的でないコンテキスト切替イベントによる予測不可能な影響を受けているという観察に動機づけられている。
実験で確認したように、これらのイベントはトリガー信号とトロイの木馬ペイロード(CPUメモリアクセスなど)がターゲットとするCPUイベントの間の競合状態を引き起こし、攻撃の信頼性に影響を与える可能性がある。
我々の研究は、割り込み耐性トロイの木馬がCPUの非決定的トリガ問題にうまく対処できることを示し、洗練されたハードウェアトロイの木馬攻撃の実装における信頼性の高い保証を提供する。
具体的には、Linux対応CPU設計に対する異なる攻撃シナリオでIRTをうまく利用し、コンテキストスイッチングイベントに対するレジリエンスを示す。
さらに,28nmの商用技術プロセスにおいて,テープアウト可能な高速RISC-Vマイクロアーキテクチャへの攻撃を,20ピコ秒の平均オーバーヘッド遅延で実装し,レイアウトのサインオフ特性をそのまま残しながら,シームレスな統合を実現していることを示す。
そこで我々は、強力なトロイの木馬を挿入するための後期サプライチェーンステージ(例えば、製造)の柔軟性の低さに関する共通の知恵に挑戦する。
マイクロプロセッサトロイの木馬のさらなる研究を促進するため,我々は設計をオープンソース化し,それに伴うソフトウェアロジックを提供する。
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