論文の概要: Scalable and Effective Arithmetic Tree Generation for Adder and Multiplier Designs

• arxiv url: http://arxiv.org/abs/2405.06758v1
• Date: Fri, 10 May 2024 18:22:54 GMT
• ステータス: 処理完了
• システム内更新日: 2024-05-14 20:15:33.458376
• Title: Scalable and Effective Arithmetic Tree Generation for Adder and Multiplier Designs
• Title（参考訳）: アダおよび乗算器設計のためのスケーラブルで効果的な算数木生成
• Authors: Yao Lai, Jinxin Liu, David Z. Pan, Ping Luo,
• Abstract要約: 我々は、加算器と乗算器という、最も一般的で基本的な2つの算術モジュールに焦点を当てる。 我々は、強化学習技術を用いて、それらの算術木構造を最適化する。 我々のアプローチはスピードを増し、サイズを最大49%、サイズを45%削減します。
• 参考スコア（独自算出の注目度）: 34.14349345891184
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Across a wide range of hardware scenarios, the computational efficiency and physical size of the arithmetic units significantly influence the speed and footprint of the overall hardware system. Nevertheless, the effectiveness of prior arithmetic design techniques proves inadequate, as it does not sufficiently optimize speed and area, resulting in a reduced processing rate and larger module size. To boost the arithmetic performance, in this work, we focus on the two most common and fundamental arithmetic modules: adders and multipliers. We cast the design tasks as single-player tree generation games, leveraging reinforcement learning techniques to optimize their arithmetic tree structures. Such a tree generation formulation allows us to efficiently navigate the vast search space and discover superior arithmetic designs that improve computational efficiency and hardware size within just a few hours. For adders, our approach discovers designs of 128-bit adders that achieve Pareto optimality in theoretical metrics. Compared with the state-of-the-art PrefixRL, our method decreases computational delay and hardware size by up to 26% and 30%, respectively. For multipliers, when compared to RL-MUL, our approach increases speed and reduces size by as much as 49% and 45%. Moreover, the inherent flexibility and scalability of our method enable us to deploy our designs into cutting-edge technologies, as we show that they can be seamlessly integrated into 7nm technology. We believe our work will offer valuable insights into hardware design, further accelerating speed and reducing size through the refined search space and our tree generation methodologies. See our introduction video at https://bit.ly/ArithmeticTree. Codes are released at https://github.com/laiyao1/ArithmeticTree.
• Abstract（参考訳）: 幅広いハードウェアシナリオにおいて、演算ユニットの計算効率と物理サイズは、ハードウェア全体の速度とフットプリントに大きな影響を与えている。 それにもかかわらず、事前の算術設計手法の有効性は、速度と面積を十分に最適化せず、処理速度が低下し、モジュールサイズが大きくなるため、不十分であることが証明されている。 算術性能を向上させるため、本研究では、加算器と乗算器の2つの最も一般的で基本的な算術モジュールに焦点を当てる。 本研究では,木構造を最適化する強化学習技術を活用し,単一プレイヤー木生成ゲームとしてデザインタスクを投入した。 このようなツリー生成の定式化により、膨大な探索空間を効率的にナビゲートし、計算効率とハードウェアサイズをわずか数時間で向上させる優れた演算設計を見つけることができる。 加算器については,理論測定値においてパレート最適性を実現する128ビット加算器の設計を探索する。 現状のPrefixRLと比較して,計算遅延とハードウェアサイズを最大で26%,ハードウェアサイズで30%削減する。 乗算器の場合、RL-MULと比較して、我々の手法は速度を増し、最大で49%、サイズを45%削減する。 さらに,本手法のフレキシビリティとスケーラビリティにより,最先端技術に設計を展開できるようになり,それらを7nm技術にシームレスに統合できることが示されている。 われわれの研究は、ハードウェア設計に関する貴重な洞察を提供し、改良された検索空間とツリー生成手法を通じて、さらなる高速化とサイズ削減を提供すると信じている。 紹介ビデオはhttps://bit.ly/ArithmeticTree.com。 コードはhttps://github.com/laiyao1/ArithmeticTree.comで公開されている。

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