論文の概要: Integration of through-sapphire substrate machining with superconducting quantum processors

• arxiv url: http://arxiv.org/abs/2406.09930v1
• Date: Fri, 14 Jun 2024 11:21:33 GMT
• ステータス: 処理完了
• システム内更新日: 2024-06-17 14:05:00.615214
• Title: Integration of through-sapphire substrate machining with superconducting quantum processors
• Title（参考訳）: 超伝導量子プロセッサによるスルーサファイア基板加工の統合
• Authors: Narendra Acharya, Robert Armstrong, Yashwanth Balaji, Kevin G Crawford, James C Gates, Paul C Gow, Oscar W Kennedy, Renuka Devi Pothuraju, Kowsar Shahbazi, Connor D Shelly,
• Abstract要約: 中間スケール量子プロセッサと一体化したサファイア加工プロセスを示す。 このプロセスでは、低周波モード緩和および信号ルーティングに必要な基板間電気接続が可能である。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We demonstrate a sapphire machining process integrated with intermediate-scale quantum processors. The process allows through-substrate electrical connections, necessary for low-frequency mode-mitigation, as well as signal-routing, which are vital as quantum computers scale in qubit number, and thus dimension. High-coherence qubits are required to build fault-tolerant quantum computers and so material choices are an important consideration when developing a qubit technology platform. Sapphire, as a low-loss dielectric substrate, has shown to support high-coherence qubits. In addition, recent advances in material choices such as tantalum and titanium-nitride, both deposited on a sapphire substrate, have demonstrated qubit lifetimes exceeding 0.3 ms. However, the lack of any process equivalent of deep-silicon etching to create through-substrate-vias in sapphire, or to inductively shunt large dies, has limited sapphire to small-scale processors, or necessitates the use of chiplet architecture. Here, we present a sapphire machining process that is compatible with high-coherence qubits. This technique immediately provides a means to scale QPUs with integrated mode-mitigation, and provides a route toward the development of through-sapphire-vias, both of which allow the advantages of sapphire to be leveraged as well as facilitating the use of sapphire-compatible materials for large-scale QPUs.
• Abstract（参考訳）: 中間スケール量子プロセッサと一体化したサファイア加工プロセスを示す。 このプロセスは、低周波モード緩和に必要な基板間電気接続と、量子コンピュータが量子ビット数でスケールし、従って寸法として重要な信号ルーティングを可能にする。 高コヒーレンス量子ビットはフォールトトレラント量子コンピュータを構築するために必要であり、そのため、物質選択は量子ビット技術プラットフォームを開発する上で重要な考慮事項である。 サファイアは低損失誘電体基板として高コヒーレンス量子ビットをサポートすることが示されている。 加えて、サファイア基板上に堆積したタンタルや窒化チタンなどの材料選択の最近の進歩は、クビット寿命が0.3msを超えることを示したが、サファイアのスルー・基板・ビアを作るためのディープ・シリコンエッチングに準ずるプロセスが欠如しているため、スパント・ダイスを誘導的に引き起こし、サファイアを小型のプロセッサに限定したり、チップレットアーキテクチャの使用を必要としていた。 本稿では,高コヒーレンス量子ビットに適合するサファイア加工法を提案する。 この技術は直ちにモード緩和によるQPUのスケール方法を提供し、サファイアの利点を活用できるとともに、サファイア互換材料を大規模QPUに利用できるようにするスルーサファイア・アヴィアの開発に向けた道筋を提供する。

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