論文の概要: Hierarchical Decoupling Capacitor Optimization for Power Distribution Network of 2.5D ICs with Co-Analysis of Frequency and Time Domains Based on Deep Reinforcement Learning
- arxiv url: http://arxiv.org/abs/2407.04737v1
- Date: Tue, 2 Jul 2024 06:12:55 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-09 22:46:24.880274
- Title: Hierarchical Decoupling Capacitor Optimization for Power Distribution Network of 2.5D ICs with Co-Analysis of Frequency and Time Domains Based on Deep Reinforcement Learning
- Title（参考訳）: 深部強化学習に基づく周波数領域と時間領域の同時解析による2.5D ICの配電ネットワークの階層的デカップリングキャパシタ最適化
- Authors: Yuanyuan Duan, Haiyang Feng, Zhiping Yu, Hanming Wu, Leilai Shao, Xiaolei Zhu,
- Abstract要約: 我々は,チップ上の小型信号ノイズとSSNの両方に対処するために,深部強化学習を用いた新しい2相最適化フローを提案する。
我々の知る限り、これは小さな信号ノイズとSN伝搬の両方に同時に対処する最初の二重領域最適化戦略である。
- 参考スコア（独自算出の注目度）: 0.95046743487433
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: With the growing need for higher memory bandwidth and computation density, 2.5D design, which involves integrating multiple chiplets onto an interposer, emerges as a promising solution. However, this integration introduces significant challenges due to increasing data rates and a large number of I/Os, necessitating advanced optimization of the power distribution networks (PDNs) both on-chip and on-interposer to mitigate the small signal noise and simultaneous switching noise (SSN). Traditional PDN optimization strategies in 2.5D systems primarily focus on reducing impedance by integrating decoupling capacitors (decaps) to lessen small signal noises. Unfortunately, relying solely on frequency-domain analysis has been proven inadequate for addressing coupled SSN, as indicated by our experimental results. In this work, we introduce a novel two-phase optimization flow using deep reinforcement learning to tackle both the on-chip small signal noise and SSN. Initially, we optimize the impedance in the frequency domain to maintain the small signal noise within acceptable limits while avoiding over-design. Subsequently, in the time domain, we refine the PDN to minimize the voltage violation integral (VVI), a more accurate measure of SSN severity. To the best of our knowledge, this is the first dual-domain optimization strategy that simultaneously addresses both the small signal noise and SSN propagation through strategic decap placement in on-chip and on-interposer PDNs, offering a significant step forward in the design of robust PDNs for 2.5D integrated systems.
- Abstract（参考訳）: メモリ帯域幅の増大と計算密度の増大に伴い、複数のチップレットをインターポーザに統合する2.5D設計が有望なソリューションとして登場した。
しかし、この統合は、データレートの増加と多数のI/Oにより、小さな信号ノイズと同時切替ノイズ(SSN)を緩和するために、オンチップとオンプロファイラの両方で電力分配ネットワーク(PDN)の高度な最適化を必要とする、大きな課題をもたらす。
2.5Dシステムにおける従来のPDN最適化戦略は、主に小さな信号ノイズを減らすためにデカップリングコンデンサ(デキャップ)を統合することでインピーダンスの低減に重点を置いている。
残念なことに,本実験の結果から,周波数領域解析のみに頼って結合SSNに対処するには不十分であることが証明された。
本研究では,チップ上の小型信号雑音とSSNの両方に対処するために,深部強化学習を用いた新しい2相最適化フローを提案する。
当初、周波数領域のインピーダンスを最適化し、過設計を避けながら許容範囲内で小さな信号ノイズを維持する。
その後、時間領域において、より正確なSSN重度測定である電圧違反積分(VVI)を最小化するためにPDNを精査する。
我々の知る限り、これはオンチップとオンインターポーザPDNの戦略的デキャップ配置による小さな信号ノイズとSN伝搬の両方に同時に対処する最初のデュアルドメイン最適化戦略であり、2.5D統合システムのためのロバストPDNの設計において大きな進歩をもたらす。
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