論文の概要: Mon CHÈRI <3 Adapting Capability Hardware Enhanced RISC with Conditional Capabilities
- arxiv url: http://arxiv.org/abs/2407.08663v1
- Date: Thu, 11 Jul 2024 16:51:36 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-12 16:30:47.710828
- Title: Mon CHÈRI <3 Adapting Capability Hardware Enhanced RISC with Conditional Capabilities
- Title（参考訳）: モンチェンリ<3> 条件付き機能拡張RISC
- Authors: Merve Gülmez, Håkan Englund, Jan Tobias Mühlberg, Thomas Nyman,
- Abstract要約: CやC++のような言語におけるメモリセーフティの脆弱性の最大10%は、und変数に由来する。
この研究は、メモリ問題とメモリ問題に対する適切なソフトウェア緩和の頻度と欠如に対処する。
我々は、CHERI機能モデルを拡張して、以前の操作に基づいたメモリアクセスポリシーを可能にする「条件付き機能」を含むようにします。
- 参考スコア（独自算出の注目度）: 1.9042151977387252
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Up to 10% of memory-safety vulnerabilities in languages like C and C++ stem from uninitialized variables. This work addresses the prevalence and lack of adequate software mitigations for uninitialized memory issues, proposing architectural protections in hardware. Capability-based addressing, such as the University of Cambridge's CHERI, mitigates many memory defects, including spatial and temporal safety violations at an architectural level. However, current CHERI designs do not handle undefined behavior from uninitialized variables. We extend the CHERI capability model to include "conditional capabilities", enabling memory-access policies based on prior operations. This allows enforcement of policies that satisfy memory safety objectives such as "no reads to memory without at least one prior write" (Write-before-Read). We present our architecture extension, compiler support, and a detailed evaluation of our approach using the QEMU full-system simulator and our modified FPGA-based CHERI-RISCV softcore. Our evaluation shows Write-before-Read conditional capabilities are practical, with high detection accuracy while adding a small (~3.5%) overhead to the existing CHERI architecture.
- Abstract（参考訳）: CやC++のような言語におけるメモリセーフティの脆弱性の最大10%は、初期化されていない変数に由来する。
この研究は、初期化されていないメモリ問題に対する適切なソフトウェア緩和の頻度と欠如に対処し、ハードウェアにおけるアーキテクチャ保護を提案している。
ケンブリッジ大学のCHERIのような能力ベースのアドレス処理は、建築レベルでの空間的および時間的安全違反を含む多くのメモリ欠陥を軽減している。
しかし、現在のCHERIの設計は初期化されていない変数からの未定義の振る舞いを扱わない。
我々は、CHERI機能モデルを拡張して、以前の操作に基づいたメモリアクセスポリシーを可能にする「条件付き機能」を含むようにします。
これにより、"少なくとも1つの事前書き込みなしでメモリを読まない"(Write-before-Read)など、メモリ安全性の目標を満たすポリシーの実施が可能になる。
本稿では,QEMUフルシステムシミュレータとFPGAベースのCHERI-RISCVソフトコアを用いたアーキテクチャ拡張,コンパイラサポート,アプローチの詳細な評価を行う。
既存のCHERIアーキテクチャに小さなオーバーヘッド(約3.5%)を加えながら、高い検出精度で書き込み-before-Read条件付き機能を実現する。
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