論文の概要: SCART: Predicting STT-RAM Cache Retention Times Using Machine Learning
- arxiv url: http://arxiv.org/abs/2407.19604v1
- Date: Sun, 28 Jul 2024 22:34:20 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-30 15:35:33.625722
- Title: SCART: Predicting STT-RAM Cache Retention Times Using Machine Learning
- Title（参考訳）: SCART: 機械学習によるSTT-RAMキャッシュ保持時間予測
- Authors: Dhruv Gajaria, Kyle Kuan, Tosiron Adegbija,
- Abstract要約: 非揮発性スピントルクRAM(STT-RAM)の保持時間を緩和し、書き込みエネルギーと遅延を低減する。
本稿では, STT-RAM保持時間を予測するために, 既知かつ容易に得られる統計情報を用いて検討する。
- 参考スコア（独自算出の注目度）: 1.5566524830295307
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Prior studies have shown that the retention time of the non-volatile spin-transfer torque RAM (STT-RAM) can be relaxed in order to reduce STT-RAM's write energy and latency. However, since different applications may require different retention times, STT-RAM retention times must be critically explored to satisfy various applications' needs. This process can be challenging due to exploration overhead, and exacerbated by the fact that STT-RAM caches are emerging and are not readily available for design time exploration. This paper explores using known and easily obtainable statistics (e.g., SRAM statistics) to predict the appropriate STT-RAM retention times, in order to minimize exploration overhead. We propose an STT-RAM Cache Retention Time (SCART) model, which utilizes machine learning to enable design time or runtime prediction of right-provisioned STT-RAM retention times for latency or energy optimization. Experimental results show that, on average, SCART can reduce the latency and energy by 20.34% and 29.12%, respectively, compared to a homogeneous retention time while reducing the exploration overheads by 52.58% compared to prior work.
- Abstract（参考訳）: 従来の研究では、STT-RAMの書き込みエネルギーと遅延を低減するために、不揮発性スピントランスファートルクRAM(STT-RAM)の保持時間を緩和できることが示されている。
しかし、異なるアプリケーションが異なる保持時間を必要とする可能性があるため、様々なアプリケーションのニーズを満たすために、STT-RAM保持時間について批判的に検討する必要がある。
このプロセスは、オーバヘッドの探索によって難しくなり、STT-RAMキャッシュが出現し、設計時に簡単には利用できないという事実により、さらに悪化する可能性がある。
本稿では、探索オーバーヘッドを最小限に抑えるため、既知のSRAM統計(例えば、SRAM統計)を用いて適切なSTT-RAM保持時間を予測する。
本稿では,STT-RAM Cache Retention Time (SCART)モデルを提案する。
実験の結果、SCARTは平均して、均質保持時間と比較して平均で20.34%と29.12%の遅延とエネルギーを減少させ、探査オーバーヘッドを以前の作業に比べて52.58%削減できることがわかった。
関連論文リスト
- STT-RAM-based Hierarchical In-Memory Computing [1.1470070927586018]
インメモリコンピューティングは、メモリ内で直接計算を行うことで、コンピュータシステムにおけるフォン・ノイマンのボトルネックを克服することを約束する。
これまでの研究では、非揮発性、低リーク電力、高密度、耐久性、商業的生存性などの理由から、インメモリコンピューティングにSpin-Transfer Torque RAM(STT-RAM)を使うことが提案されている。
本稿では、メモリ階層の異なるレベルを処理要素で拡張し、ワークロード実行を最適化する階層型インメモリコンピューティングについて検討する。
論文 参考訳（メタデータ） (2024-07-29T01:43:26Z) - ARC: DVFS-Aware Asymmetric-Retention STT-RAM Caches for Energy-Efficient Multicore Processors [1.2891210250935148]
STT-RAM L1キャッシュ設計における動的電圧と周波数スケーリング(DVFS)の影響を解析する。
マルチコアアーキテクチャのための非対称保持コア(ARC)設計を提案する。
論文 参考訳（メタデータ） (2024-07-28T23:43:59Z) - Time-Series Forecasting and Sequence Learning Using Memristor-based Reservoir System [2.6473021051027534]
我々は,効率的な時間的データ処理とオンライン学習を兼ね備えたmemristorベースのエコー状態ネットワークアクセラレータを開発した。
提案した設計は、負荷エネルギー消費と気象条件の予測など、実世界のタスクを含む様々なデータセットを用いてベンチマークされる。
このシステムはデバイス故障に対して10%以下で合理的な堅牢性を示すことが観察された。
論文 参考訳（メタデータ） (2024-05-22T05:07:56Z) - RelayAttention for Efficient Large Language Model Serving with Long System Prompts [59.50256661158862]
本稿では,長いシステムプロンプトを含むLCMサービスの効率を向上させることを目的とする。
これらのシステムプロンプトの処理には、既存の因果注意アルゴリズムにおいて、大量のメモリアクセスが必要である。
本稿では,DRAMから入力トークンのバッチに対して,DRAMから隠れた状態を正確に1回読み取ることのできるアテンションアルゴリズムであるRelayAttentionを提案する。
論文 参考訳（メタデータ） (2024-02-22T18:58:28Z) - Evaluation of STT-MRAM as a Scratchpad for Training in ML Accelerators [9.877596714655096]
深層ニューラルネットワーク(DNN)のトレーニングは非常にメモリ集約的なプロセスである。
Spin-Transfer-Torque MRAM (STT-MRAM) は、加速器の訓練に望ましいいくつかの特性を提供する。
MRAMはシステムレベルのエネルギーを最大15-22倍改善することを示す。
論文 参考訳（メタデータ） (2023-08-03T20:36:48Z) - Online Training Through Time for Spiking Neural Networks [66.7744060103562]
スパイキングニューラルネットワーク(SNN)は、脳にインスパイアされたエネルギー効率のモデルである。
近年のトレーニング手法の進歩により、レイテンシの低い大規模タスクにおいて、ディープSNNを成功させることができた。
本稿では,BPTT から派生した SNN の時間的学習(OTTT)によるオンライントレーニングを提案する。
論文 参考訳（メタデータ） (2022-10-09T07:47:56Z) - Compiler-Aware Neural Architecture Search for On-Mobile Real-time
Super-Resolution [48.13296296287587]
適応SRブロックを用いた深度探索と層間幅探索を行うコンパイラ対応SRニューラルアーキテクチャサーチ(NAS)フレームワークを提案する。
我々は,モバイルプラットフォームのGPU/DSP上でのSR性能と競合する720pの解像度を実現するために,リアルタイムSR推論を実現する。
論文 参考訳（メタデータ） (2022-07-25T23:59:19Z) - Braille Letter Reading: A Benchmark for Spatio-Temporal Pattern
Recognition on Neuromorphic Hardware [50.380319968947035]
近年の深層学習手法は,そのようなタスクにおいて精度が向上しているが,従来の組込みソリューションへの実装は依然として計算量が非常に高く,エネルギーコストも高い。
文字読み込みによるエッジにおける触覚パターン認識のための新しいベンチマークを提案する。
フィードフォワードとリカレントスパイキングニューラルネットワーク(SNN)を、サロゲート勾配の時間によるバックプロパゲーションを用いてオフラインでトレーニングし比較し、効率的な推論のためにIntel Loihimorphicチップにデプロイした。
LSTMは14%の精度で繰り返しSNNより優れており、Loihi上での繰り返しSNNは237倍のエネルギーである。
論文 参考訳（メタデータ） (2022-05-30T14:30:45Z) - FNAS: Uncertainty-Aware Fast Neural Architecture Search [54.49650267859032]
強化学習(Reinforcement Learning, RL)に基づくニューラルアーキテクチャサーチ(NAS)は一般的に、収束性の向上を保証するが、巨大な計算資源の要求に悩まされる。
NASにおけるロールアウトプロセスとRLプロセスの収束を加速する汎用パイプラインを提案する。
Mobile Neural Architecture Search (MNAS)サーチスペースの実験では、提案するFast Neural Architecture Search (FNAS)が標準のRLベースのNASプロセスを10倍高速化することを示した。
論文 参考訳（メタデータ） (2021-05-25T06:32:52Z) - Designing Efficient and High-performance AI Accelerators with Customized
STT-MRAM [0.0]
独自のSTT-MRAMと再構成可能なコアを備えた効率的で高性能なAI/Deep Learningアクセラレータの設計を実証します。
リラックスしたビットエラー率と無視可能なAI精度のトレードオフにより、設計されたSTT-AIアクセラレータはそれぞれ75.4%、面積と電力の3.5%節約を達成した。
論文 参考訳（メタデータ） (2021-04-06T00:34:06Z) - StrObe: Streaming Object Detection from LiDAR Packets [73.27333924964306]
ローリングシャッターのLiDARはパケットのストリームとして出力され、それぞれ360degのカバレッジのセクターをカバーする。
現代の認識アルゴリズムは、データを処理する前に全スイープが構築されるのを待つ。
本稿では,LiDARパケットを取り込み,全スイープが構築されるのを待たずに検出ストリームを出力することで,レイテンシを最小化する新しいアプローチであるStrObeを提案する。
論文 参考訳（メタデータ） (2020-11-12T14:57:44Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。