論文の概要: ARC: DVFS-Aware Asymmetric-Retention STT-RAM Caches for Energy-Efficient Multicore Processors
- arxiv url: http://arxiv.org/abs/2407.19612v1
- Date: Sun, 28 Jul 2024 23:43:59 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-30 15:35:33.614206
- Title: ARC: DVFS-Aware Asymmetric-Retention STT-RAM Caches for Energy-Efficient Multicore Processors
- Title（参考訳）: ARC:エネルギー効率の良いマルチコアプロセッサのためのDVFS対応非対称STT-RAMキャッシュ
- Authors: Dhruv Gajaria, Tosiron Adegbija,
- Abstract要約: STT-RAM L1キャッシュ設計における動的電圧と周波数スケーリング(DVFS)の影響を解析する。
マルチコアアーキテクチャのための非対称保持コア(ARC)設計を提案する。
- 参考スコア（独自算出の注目度）: 1.2891210250935148
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Relaxed retention (or volatile) spin-transfer torque RAM (STT-RAM) has been widely studied as a way to reduce STT-RAM's write energy and latency overheads. Given a relaxed retention time STT-RAM level one (L1) cache, we analyze the impacts of dynamic voltage and frequency scaling (DVFS) -- a common optimization in modern processors -- on STT-RAM L1 cache design. Our analysis reveals that, apart from the fact that different applications may require different retention times, the clock frequency, which is typically ignored in most STT-RAM studies, may also significantly impact applications' retention time needs. Based on our findings, we propose an asymmetric-retention core (ARC) design for multicore architectures. ARC features retention time heterogeneity to specialize STT-RAM retention times to applications' needs. We also propose a runtime prediction model to determine the best core on which to run an application, based on the applications' characteristics, their retention time requirements, and available DVFS settings. Results reveal that the proposed approach can reduce the average cache energy by 20.19% and overall processor energy by 7.66%, compared to a homogeneous STT-RAM cache design.
- Abstract（参考訳）: STT-RAMの書き込みエネルギーと遅延オーバーヘッドを低減する手段として、リラクシド保持(または揮発性)スピントランスファートルクRAM(STT-RAM)が広く研究されている。
緩やかな保持時間 STT-RAM レベル 1 (L1) キャッシュが与えられた場合、STT-RAM L1 キャッシュ設計における動的電圧と周波数スケーリング (DVFS) の影響を分析する。
我々の分析によると、異なるアプリケーションが異なる保持時間を必要とするという事実とは別に、ほとんどのSTT-RAM研究で無視されるクロック周波数は、アプリケーションの保持時間に大きく影響する可能性がある。
そこで本研究では,マルチコアアーキテクチャのための非対称リテンションコア(ARC)設計を提案する。
ARCは、アプリケーションのニーズに合わせてSTT-RAM保持時間を専門化する保持時間不均一性を備えている。
また,アプリケーションの特性,保持時間要件,利用可能なDVFS設定に基づいて,アプリケーション実行時の最適なコアを決定するための実行時予測モデルを提案する。
その結果,STT-RAMキャッシュ設計と比較して,提案手法により平均キャッシュエネルギを20.19%削減し,プロセッサ全体のエネルギを7.66%削減できることがわかった。
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