論文の概要: PatternPaint: Practical Layout Pattern Generation Using Diffusion-Based Inpainting

• arxiv url: http://arxiv.org/abs/2409.01348v3
• Date: Tue, 04 Mar 2025 05:29:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-05 19:10:57.342192
• Title: PatternPaint: Practical Layout Pattern Generation Using Diffusion-Based Inpainting
• Title（参考訳）: PatternPaint: 拡散インペインティングを用いた実用的なレイアウトパターン生成
• Authors: Guanglei Zhou, Bhargav Korrapati, Gaurav Rajavendra Reddy, Chen-Chia Chang, Jingyu Pan, Jiang Hu, Yiran Chen, Dipto G. Thakurta,
• Abstract要約: PatternPaintは、限定的なデザインルール準拠のトレーニングサンプルで法的パターンを生成することができる拡散ベースのフレームワークである。 我々のモデルは、複雑な2次元金属配線設計規則設定において法的なパターンを生成できる唯一のモデルである。 その結果、新しい技術ノードの開発において、レイアウトパターン生成のための実運用対応のアプローチを実証した。
• 参考スコア（独自算出の注目度）: 4.9540362281086265
• License:
• Abstract: Generating diverse VLSI layout patterns is essential for various downstream tasks in design for manufacturing, as design rules continually evolve during the development of new technology nodes. However, existing training-based methods for layout pattern generation rely on large datasets. In practical scenarios, especially when developing a new technology node, obtaining such extensive layout data is challenging. Consequently, training models with large datasets becomes impractical, limiting the scalability and adaptability of prior approaches. To this end, we propose PatternPaint, a diffusion-based framework capable of generating legal patterns with limited design-rule-compliant training samples. PatternPaint simplifies complex layout pattern generation into a series of inpainting processes with a template-based denoising scheme. Furthermore, we perform few-shot finetuning on a pretrained image foundation model with only 20 design-rule-compliant samples. Experimental results show that using a sub-3nm technology node (Intel 18A), our model is the only one that can generate legal patterns in complex 2D metal interconnect design rule settings among all previous works and achieves a high diversity score. Additionally, our few-shot finetuning can boost the legality rate with 1.87X improvement compared to the original pretrained model. As a result, we demonstrate a production-ready approach for layout pattern generation in developing new technology nodes.
• Abstract（参考訳）: 多様なVLSIレイアウトパターンの生成は、新しい技術ノードの開発中に設計規則が継続的に進化するにつれて、製造のために様々な下流タスクに不可欠である。 しかし、レイアウトパターン生成のための既存のトレーニングベースの手法は、大きなデータセットに依存している。 現実的なシナリオ、特に新しい技術ノードを開発する場合、そのような広範なレイアウトデータを取得することは困難である。 その結果、大規模なデータセットによるトレーニングモデルは非現実的になり、以前のアプローチのスケーラビリティと適応性を制限する。 そこで本研究では,限られた設計ルール準拠のトレーニングサンプルを用いて,法的パターンを生成可能な拡散型フレームワークであるPatternPaintを提案する。 PatternPaintは、複雑なレイアウトパターンの生成を、テンプレートベースのdenoisingスキームで一連のインペイントプロセスに単純化する。 さらに,事前訓練された画像基盤モデルに対して,設計ルールに準拠したサンプルを20個だけ残して,数発のファインタニングを行う。 実験結果から, 従来の3nm以下の技術ノード(Intel 18A)を用いて, 複雑な2次元金属配線設計規則設定において, 法的なパターンを生成できる唯一のモデルであることが判明した。 さらに、少数ショットの微調整は、当初の事前訓練モデルと比べて1.87倍の精度で合法性を高めることができる。 その結果、新しい技術ノードの開発において、レイアウトパターン生成のための実運用対応のアプローチを実証した。

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