論文の概要: MetRex: A Benchmark for Verilog Code Metric Reasoning Using LLMs
- arxiv url: http://arxiv.org/abs/2411.03471v1
- Date: Tue, 05 Nov 2024 19:52:58 GMT
- ステータス: 翻訳完了
- システム内更新日: 2024-11-07 19:23:03.441826
- Title: MetRex: A Benchmark for Verilog Code Metric Reasoning Using LLMs
- Title（参考訳）: MetRex: LLMを使用したVerilogコードメトリクス推論のベンチマーク
- Authors: Manar Abdelatty, Jingxiao Ma, Sherief Reda,
- Abstract要約: 大規模言語モデル(LLM)は、Verilogコード生成、EDAツールスクリプティング、RTLバグ修正など、様々なハードウェア設計タスクに適用されている。
本稿では,LLMがVerilog設計の合成後メトリクスを推論する能力を評価する。
MetRexは25,868のVerilog HDL設計とそれに対応する合成後測定値(面積,遅延,静的パワー)からなる大規模データセットである。
- 参考スコア（独自算出の注目度）: 2.0921175288836746
- License:
- Abstract: Large Language Models (LLMs) have been applied to various hardware design tasks, including Verilog code generation, EDA tool scripting, and RTL bug fixing. Despite this extensive exploration, LLMs are yet to be used for the task of post-synthesis metric reasoning and estimation of HDL designs. In this paper, we assess the ability of LLMs to reason about post-synthesis metrics of Verilog designs. We introduce MetRex, a large-scale dataset comprising 25,868 Verilog HDL designs and their corresponding post-synthesis metrics, namely area, delay, and static power. MetRex incorporates a Chain of Thought (CoT) template to enhance LLMs' reasoning about these metrics. Extensive experiments show that Supervised Fine-Tuning (SFT) boosts the LLM's reasoning capabilities on average by 37.0\%, 25.3\%, and 25.7\% on the area, delay, and static power, respectively. While SFT improves performance on our benchmark, it remains far from achieving optimal results, especially on complex problems. Comparing to state-of-the-art regression models, our approach delivers accurate post-synthesis predictions for 17.4\% more designs (within a 5\% error margin), in addition to offering a 1.7x speedup by eliminating the need for pre-processing. This work lays the groundwork for advancing LLM-based Verilog code metric reasoning.
- Abstract（参考訳）: 大規模言語モデル(LLM)は、Verilogコード生成、EDAツールスクリプティング、RTLバグ修正など、様々なハードウェア設計タスクに適用されている。
この広範な探査にもかかわらず、LLMは合成後のメートル法推論やHDL設計の推定にはまだ使われていない。
本稿では,LLMがVerilog設計の合成後メトリクスを推論する能力を評価する。
MetRexは25,868のVerilog HDL設計とそれに対応する合成後測定値(面積,遅延,静的パワー)からなる大規模データセットである。
MetRexにはChain of Thought(CoT)テンプレートが組み込まれており、これらのメトリクスに対するLCMの推論を強化している。
大規模な実験により、スーパーバイザード・ファイン・チューニング(SFT)はLLMの推理能力を平均37.0\%、25.3\%、25.7\%向上させることが示された。
SFTはベンチマークのパフォーマンスを向上するが、特に複雑な問題において最適な結果を得るには程遠い。
現状の回帰モデルと比較して,本手法は前処理の必要性を排除して1.7倍の高速化を提供するとともに,17.4 %以上の設計(5 %の誤差マージンを含む)に対して正確な合成後予測を行う。
この研究は、LLMベースのVerilogコードメトリクス推論の進展の基礎となる。
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