論文の概要: Leveraging Hardware Power through Optimal Pulse Profiling for Each Qubit Pair

• arxiv url: http://arxiv.org/abs/2411.19308v1
• Date: Thu, 28 Nov 2024 18:29:59 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-12-02 15:19:46.075976
• Title: Leveraging Hardware Power through Optimal Pulse Profiling for Each Qubit Pair
• Title（参考訳）: 量子ペア毎の最適パルスプロファイリングによるハードウェアパワーの活用
• Authors: Yuchen Zhu, Jinglei Cheng, Boxi Li, Yidong Zhou, Yufei Ding, Zhiding Liang,
• Abstract要約: 既存のキャリブレーション法では、デバイス間の2量子ゲートの同じパルス波形を利用して、物理量子ビット間のハードウェア差を見落としている。 本稿では、2ビットゲートのパルス候補を3つのパルス波形に拡大し、細粒度キャリブレーションプロトコルを導入する。
• 参考スコア（独自算出の注目度）: 9.721898684774121
• License:
• Abstract: In the scaling development of quantum computers, the calibration process emerges as a critical challenge. Existing calibration methods, utilizing the same pulse waveform for two-qubit gates across the device, overlook hardware differences among physical qubits and lack efficient parallel calibration. In this paper, we enlarge the pulse candidates for two-qubit gates to three pulse waveforms, and introduce a fine-grained calibration protocol. In the calibration protocol, three policies are proposed to profile each qubit pair with its optimal pulse waveform. Afterwards, calibration subgraphs are introduced to enable parallel calibraton through identifying compatible calibration operations. The protocol is validated on real machine with up to 127 qubits. Real-machine experiments demonstrates a minimum gate error of 0.001 with a median error of 0.006 which is 1.84x reduction compared to default pulse waveform provided by IBM. On device level, a double fold increase in quantum volume as well as 2.3x reduction in error per layered gate are achieved. The proposed protocol leverages the potential current hardware and could server as an important step toward fault-tolerant quantum computing.
• Abstract（参考訳）: 量子コンピュータのスケーリング開発において、キャリブレーションプロセスは重要な課題として現れている。 既存のキャリブレーション法では、デバイス間の2量子ゲートの同じパルス波形を利用して、物理キュービット間のハードウェア差を見落とし、効率的な並列キャリブレーションを欠いている。 本稿では、2ビットゲートのパルス候補を3つのパルス波形に拡大し、細粒度キャリブレーションプロトコルを導入する。 キャリブレーションプロトコルでは、各キュービット対を最適なパルス波形でプロファイリングする3つのポリシーが提案されている。 その後、キャリブレーションのサブグラフを導入し、互換性のあるキャリブレーション操作を特定することで並列キャリブレーションを可能にする。 このプロトコルは、最大127キュービットのマシンで検証される。 実機実験では、0.001の最小ゲート誤差を0.006の中央値誤差で示しており、これはIBMのデフォルトパルス波形に比べて1.84倍の減少である。 デバイスレベルでは、量子体積の倍増と層状ゲート当たりの誤差の2.3倍の減少を達成する。 提案プロトコルは,現在のハードウェアの可能性を生かし,フォールトトレラントな量子コンピューティングに向けた重要なステップとしてサーバを構築することができる。

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