論文の概要: PolyLUT: Ultra-low Latency Polynomial Inference with Hardware-Aware Structured Pruning

• arxiv url: http://arxiv.org/abs/2501.08043v1
• Date: Tue, 14 Jan 2025 11:51:57 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-15 13:28:17.378295
• Title: PolyLUT: Ultra-low Latency Polynomial Inference with Hardware-Aware Structured Pruning
• Title（参考訳）: PolyLUT: ハードウェアを意識した構造化プルーニングによる超低レイテンシポリノミアル推論
• Authors: Marta Andronic, Jiawen Li, George A. Constantinides,
• Abstract要約: 本稿では,CERNを基本構成ブロックとして,FPGAデプロイメントのためのDNNのトレーニング手法を提案する。 本手法はソフトロジックによって提供される柔軟性を活用し,LUT内の評価を最小限のオーバーヘッドで隠蔽する。 本稿では,ネットワーク侵入検出,大型ハドロン衝突型加速器におけるジェット識別,MNISTの3つの課題に対するPolyLUTの有効性を示す。
• 参考スコア（独自算出の注目度）: 8.791770352147989
• License:
• Abstract: Standard deep neural network inference involves the computation of interleaved linear maps and nonlinear activation functions. Prior work for ultra-low latency implementations has hardcoded these operations inside FPGA lookup tables (LUTs). However, FPGA LUTs can implement a much greater variety of functions. In this paper, we propose a novel approach to training DNNs for FPGA deployment using multivariate polynomials as the basic building block. Our method takes advantage of the flexibility offered by the soft logic, hiding the polynomial evaluation inside the LUTs with minimal overhead. By using polynomial building blocks, we achieve the same accuracy using considerably fewer layers of soft logic than by using linear functions, leading to significant latency and area improvements. LUT-based implementations also face a significant challenge: the LUT size grows exponentially with the number of inputs. Prior work relies on a priori fixed sparsity, with results heavily dependent on seed selection. To address this, we propose a structured pruning strategy using a bespoke hardware-aware group regularizer that encourages a particular sparsity pattern that leads to a small number of inputs per neuron. We demonstrate the effectiveness of PolyLUT on three tasks: network intrusion detection, jet identification at the CERN Large Hadron Collider, and MNIST.
• Abstract（参考訳）: 標準的なディープニューラルネットワーク推論には、インターリーブされた線形写像と非線形活性化関数の計算が含まれる。 超低レイテンシ実装の以前の作業は、FPGAルックアップテーブル(LUT)内でこれらの操作をハードコードしていた。 しかし、FPGA LUTはより多様な機能を実装することができる。 本稿では,多変量多項式を基本構成ブロックとして用いたFPGAデプロイメントのためのDNNのトレーニング手法を提案する。 本手法はソフトロジックの柔軟性を活用し,LUT内の多項式評価を最小限のオーバーヘッドで隠蔽する。 多項式構築ブロックを用いることで,線形関数よりもソフトロジックの層をはるかに少なくすることで,待ち時間と面積の大幅な改善を実現した。 LUT ベースの実装も大きな課題に直面している: LUT のサイズは入力数とともに指数関数的に増加する。 以前の作業は、種子の選択に大きく依存する、事前の固定された間隔に依存していた。 そこで本研究では,各ニューロンに少数の入力を誘導する,特定の空間パターンを奨励するハードウェア・アウェアグループ正規化器を用いて,構造化プルーニング戦略を提案する。 本稿では,ネットワーク侵入検出,CERN大型ハドロン衝突型加速器におけるジェット識別,MNISTの3つの課題に対するPolyLUTの有効性を示す。

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