論文の概要: An All-digital 65-nm Tsetlin Machine Image Classification Accelerator with 8.6 nJ per MNIST Frame at 60.3k Frames per Second
- arxiv url: http://arxiv.org/abs/2501.19347v1
- Date: Fri, 31 Jan 2025 17:51:46 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-02-03 22:46:13.152977
- Title: An All-digital 65-nm Tsetlin Machine Image Classification Accelerator with 8.6 nJ per MNIST Frame at 60.3k Frames per Second
- Title（参考訳）: MNISTフレームあたり8.6nJの1秒あたり60.3kフレームで全ディジタル65nmTsetlinマシン画像分類加速器
- Authors: Svein Anders Tunheim, Yujin Zheng, Lei Jiao, Rishad Shafik, Alex Yakovlev, Ole-Christoffer Granmo,
- Abstract要約: 画像分類のための全デジタルプログラマブル機械学習アクセラレーターチップを提案する。
TMは命題論理に基づいて構築された機械学習アルゴリズムで、節と呼ばれるサブパターン認識式を利用する。
加速器は毎秒60.3kの分類を達成し、1回あたり8.6nJを消費する。
- 参考スコア（独自算出の注目度）: 13.094334287461376
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: We present an all-digital programmable machine learning accelerator chip for image classification, underpinning on the Tsetlin machine (TM) principles. The TM is a machine learning algorithm founded on propositional logic, utilizing sub-pattern recognition expressions called clauses. The accelerator implements the coalesced TM version with convolution, and classifies booleanized images of 28$\times$28 pixels with 10 categories. A configuration with 128 clauses is used in a highly parallel architecture. Fast clause evaluation is obtained by keeping all clause weights and Tsetlin automata (TA) action signals in registers. The chip is implemented in a 65 nm low-leakage CMOS technology, and occupies an active area of 2.7mm$^2$. At a clock frequency of 27.8 MHz, the accelerator achieves 60.3k classifications per second, and consumes 8.6 nJ per classification. The latency for classifying a single image is 25.4 $\mu$s which includes system timing overhead. The accelerator achieves 97.42%, 84.54% and 82.55% test accuracies for the datasets MNIST, Fashion-MNIST and Kuzushiji-MNIST, respectively, matching the TM software models.
- Abstract（参考訳）: 本稿では,Tsetlin Machine (TM) の原理を基礎として,画像分類のための全デジタルプログラマブル機械学習アクセラレーターチップを提案する。
TMは命題論理に基づいて構築された機械学習アルゴリズムで、節と呼ばれるサブパターン認識式を利用する。
この加速器はコンボリューションと合体したTMバージョンを実装し、28$\times$28ピクセルのブール化画像を10カテゴリで分類する。
128節のコンフィギュレーションは、非常に並列なアーキテクチャで使用される。
すべての節重みとTsetlin Automatica(TA)アクション信号をレジスタに保持することにより、高速な節評価が得られる。
このチップは65nmの低遅延CMOS技術で実装されており、アクティブ領域は2.7mm$^2$である。
27.8MHzのクロック周波数で、加速器は毎秒60.3kの分類を達成し、1秒あたり8.6nJを消費する。
単一のイメージを分類するレイテンシは25.4$\mu$sであり、システムタイミングのオーバーヘッドを含む。
このアクセラレーターは、MNIST、Fashion-MNIST、Kuzushiji-MNISTの各データセットに対する97.42%、84.54%、および82.55%のテスト精度をTMソフトウェアモデルと一致させて達成している。
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