論文の概要: A 71.2-$μ$W Speech Recognition Accelerator with Recurrent Spiking Neural Network

• arxiv url: http://arxiv.org/abs/2503.21337v1
• Date: Thu, 27 Mar 2025 10:14:00 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-28 12:51:11.324091
• Title: A 71.2-$μ$W Speech Recognition Accelerator with Recurrent Spiking Neural Network
• Title（参考訳）: 繰り返しスパイクニューラルネットワークを用いた71.2-μ$W音声認識加速器
• Authors: Chih-Chyau Yang, Tian-Sheuan Chang,
• Abstract要約: 本稿では,2つの繰り返し層と1つの完全連結層,低時間ステップを有する小型の繰り返しスパイクニューラルネットワークを提案する。 2.79MBモデルでは、プルーニングと4ビットの固定点量子化が行われ、96.42%から0.1MBに縮小した。 このデザインは100kHzでリアルタイムに動作し、71.2 mu$Wを消費し、最先端の設計を上回っている。
• 参考スコア（独自算出の注目度）: 0.0502254944841629
• License:
• Abstract: This paper introduces a 71.2-$\mu$W speech recognition accelerator designed for edge devices' real-time applications, emphasizing an ultra low power design. Achieved through algorithm and hardware co-optimizations, we propose a compact recurrent spiking neural network with two recurrent layers, one fully connected layer, and a low time step (1 or 2). The 2.79-MB model undergoes pruning and 4-bit fixed-point quantization, shrinking it by 96.42\% to 0.1 MB. On the hardware front, we take advantage of \textit{mixed-level pruning}, \textit{zero-skipping} and \textit{merged spike} techniques, reducing complexity by 90.49\% to 13.86 MMAC/S. The \textit{parallel time-step execution} addresses inter-time-step data dependencies and enables weight buffer power savings through weight sharing. Capitalizing on the sparse spike activity, an input broadcasting scheme eliminates zero computations, further saving power. Implemented on the TSMC 28-nm process, the design operates in real time at 100 kHz, consuming 71.2 $\mu$W, surpassing state-of-the-art designs. At 500 MHz, it has 28.41 TOPS/W and 1903.11 GOPS/mm$^2$ in energy and area efficiency, respectively.
• Abstract（参考訳）: 本稿では,エッジデバイスのリアルタイムアプリケーション用に設計された71.2-$\mu$W音声認識アクセラレータを紹介し,超低消費電力設計を強調した。 アルゴリズムとハードウェアの協調最適化により,2つの繰り返し層,1つの完全連結層,および1または2の低時間ステップを持つ,コンパクトな繰り返しスパイクニューラルネットワークを提案する。 2.79-MBモデルでは、プルーニングと4ビットの固定点量子化が行われ、96.42\%から0.1 MBに縮小する。 ハードウェア面では、 \textit{mixed-level pruning} 、 \textit{zero-skipping} および \textit{merged spike} 技術を活用し、複雑性を 90.49\% から 13.86 MMAC/S に削減する。 \textit{parallel time-step execution}は、タイムステップ間のデータ依存関係に対処し、ウェイトシェアリングによる重みバッファの省電力を可能にする。 スパーススパイク活動に乗じて、入力放送方式はゼロ計算を排除し、省電力化を図る。 TSMC 28nmプロセスに実装され、100kHzでリアルタイムに動作し、71.2$\mu$Wを消費し、最先端の設計を上回った。 500MHzでは28.41TOPS/W、1903.11GOPS/mm$^2$のエネルギーと面積効率を持つ。

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