論文の概要: FORTALESA: Fault-Tolerant Reconfigurable Systolic Array for DNN Inference

• arxiv url: http://arxiv.org/abs/2503.04426v1
• Date: Thu, 06 Mar 2025 13:35:59 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-07 15:57:42.633642
• Title: FORTALESA: Fault-Tolerant Reconfigurable Systolic Array for DNN Inference
• Title（参考訳）: FORTALESA:DNN推論のためのフォールトトレラントな再構成可能なシストリックアレイ
• Authors: Natalia Cherezova, Artur Jutman, Maksim Jenihhin,
• Abstract要約: ミッションクリティカルおよび安全クリティカルなアプリケーションにおけるディープニューラルネットワーク(DNN)は、その信頼性を前面に持ち込む。 この作業では,3つの実行モードと4つの実装オプションを備えた,実行時再構成可能なsystolic配列アーキテクチャを提案する。 提案アーキテクチャは,サイストリックアレイPEのレジスタとMACユニットを過渡的および永久的故障から効率的に保護する。
• 参考スコア（独自算出の注目度）: 0.0
• License:
• Abstract: The emergence of Deep Neural Networks (DNNs) in mission- and safety-critical applications brings their reliability to the front. High performance demands of DNNs require the use of specialized hardware accelerators. Systolic array architecture is widely used in DNN accelerators due to its parallelism and regular structure. This work presents a run-time reconfigurable systolic array architecture with three execution modes and four implementation options. All four implementations are evaluated in terms of resource utilization, throughput, and fault tolerance improvement. The proposed architecture is used for reliability enhancement of DNN inference on systolic array through heterogeneous mapping of different network layers to different execution modes. The approach is supported by a novel reliability assessment method based on fault propagation analysis. It is used for the exploration of the appropriate execution mode-layer mapping for DNN inference. The proposed architecture efficiently protects registers and MAC units of systolic array PEs from transient and permanent faults. The reconfigurability feature enables a speedup of up to $3\times$, depending on layer vulnerability. Furthermore, it requires $6\times$ less resources compared to static redundancy and $2.5\times$ less resources compared to the previously proposed solution for transient faults.
• Abstract（参考訳）: ミッションクリティカルおよび安全クリティカルなアプリケーションにおけるディープニューラルネットワーク(DNN)の出現は、その信頼性を前面に押し付けている。 DNNの高性能な要求には、特別なハードウェアアクセラレーターを使用する必要がある。 シストリックアレイアーキテクチャは、並列性と規則構造のため、DNNアクセラレーターで広く使われている。 この作業では,3つの実行モードと4つの実装オプションを備えた,実行時再構成可能なsystolic配列アーキテクチャを提案する。 4つの実装はすべて、リソース利用、スループット、耐障害性の改善の観点から評価されている。 提案アーキテクチャは,異なるネットワーク層から異なる実行モードへのヘテロジニアスマッピングを通じて,シストリックアレイ上でのDNN推論の信頼性向上に使用される。 本手法は, 断層伝播解析に基づく新しい信頼性評価手法によって支持される。 DNN推論のための適切な実行モード層マッピングの探索に使用される。 提案アーキテクチャは,サイストリックアレイPEのレジスタとMACユニットを過渡的および永久的故障から効率的に保護する。 再設定可能な機能は、レイヤの脆弱性に応じて最大$3\times$のスピードアップを可能にする。 さらに、静的冗長性と比較して6.6\times$少ないリソースと、以前提案された過渡的障害に対するソリューションに比べて2.5\times$低いリソースが必要です。

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