論文の概要: Optimizing Coverage-Driven Verification Using Machine Learning and PyUVM: A Novel Approach

• arxiv url: http://arxiv.org/abs/2503.11666v1
• Date: Sun, 23 Feb 2025 17:54:23 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-23 07:36:59.894274
• Title: Optimizing Coverage-Driven Verification Using Machine Learning and PyUVM: A Novel Approach
• Title（参考訳）: 機械学習とPyUVMによるカバレッジ駆動検証の最適化:新しいアプローチ
• Authors: Suruchi Kumari, Deepak Narayan Gadde, Aman Kumar,
• Abstract要約: System-on-Chip(SoC)設計の複雑さは、検証のボトルネックを生み出した。 既存の検証技術は、時間と冗長なシミュレーションの回帰に依存する。 シミュレーション回帰を最適化するために教師付き機械学習(ML)を活用する新しい手法を提案する。
• 参考スコア（独自算出の注目度）: 2.3624953088402734
• License:
• Abstract: The escalating complexity of System-on-Chip (SoC) designs has created a bottleneck in verification, with traditional techniques struggling to achieve complete coverage. Existing techniques, such as Constrained Random Verification (CRV) and coverage-driven methodologies, rely on time-consuming and redundant simulation regression, leading to higher verification costs and longer time-to-market due to the manual effort required to adjust constraints and drive the stimuli to achieve coverage objectives. To address this challenge, we propose a novel methodology that leverages supervised Machine Learning (ML) to optimize simulation regressions, resulting in reduced simulation run-time and the number of test simulations required to achieve target coverage goals. We also investigate and compare the effectiveness of various supervised learning algorithms from scikit-learn. Our results demonstrate that these algorithms can achieve at least 99% coverage regain with significantly reduced simulation cycles. We utilize Python Universal Verification Methodology (PyUVM) over SystemVerilog-Universal Verification Methodology (SV-UVM) for testbench creation, enabling simpler constructs using Python and facilitating the reuse of existing ML libraries. Our methodology is applied to three diverse designs, and our results show that it can significantly reduce verification costs, manual efforts, and time-to-market, while enhancing verification productivity and completeness, by automating the testbench update process and achieving target coverage goals.
• Abstract（参考訳）: System-on-Chip(SoC)設計のエスカレートする複雑さは、検証のボトルネックを生み出し、従来のテクニックは完全なカバレッジを達成するのに苦労している。 Constrained Random Verification (CRV) やカバレッジ駆動手法のような既存の手法は、時間を要する冗長なシミュレーションの回帰に依存しており、制約を調整し、カバレッジ目的を達成するために刺激を駆動するために必要な手作業のために、より高い検証コストとより長い市場投入時間をもたらす。 この課題に対処するために,教師付き機械学習(ML)を活用してシミュレーション回帰を最適化する手法を提案する。 また,Scikit-Lernからの各種教師付き学習アルゴリズムの有効性について検討・比較を行った。 その結果、これらのアルゴリズムはシミュレーションサイクルを大幅に短縮することで、少なくとも99%のカバレッジを回復できることが示された。 テストベンチ作成には,Python Universal Verilog-Universal Verification Methodology (SV-UVM) 上でPython Universal Verification Methodology (PyUVM) を利用する。 提案手法は3つの多種多様な設計に適用され,テストベンチ更新プロセスの自動化と対象範囲の達成により,検証コスト,手作業,市場投入時間を大幅に削減できるとともに,検証生産性と完全性も向上できることを示した。

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