論文の概要: Speculative Decoding for Verilog: Speed and Quality, All in One

• arxiv url: http://arxiv.org/abs/2503.14153v1
• Date: Tue, 18 Mar 2025 11:21:53 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-19 14:17:05.859701
• Title: Speculative Decoding for Verilog: Speed and Quality, All in One
• Title（参考訳）: Verilogの投機的デコーディング - スピードと品質を1つにまとめる
• Authors: Changran Xu, Yi Liu, Yunhao Zhou, Shan Huang, Ningyi Xu, Qiang Xu,
• Abstract要約: 本稿では,Verilogコード生成のための投機的復号法を提案する。 標準的なトークン化方式とは異なり、我々の手法はデコード停止を構文的に重要なトークンと一致させる。 実験の結果,Verilogのコード生成では最大5.05倍の高速化が達成された。
• 参考スコア（独自算出の注目度）: 14.64921497909531
• License:
• Abstract: The rapid advancement of large language models (LLMs) has revolutionized code generation tasks across various programming languages. However, the unique characteristics of programming languages, particularly those like Verilog with specific syntax and lower representation in training datasets, pose significant challenges for conventional tokenization and decoding approaches. In this paper, we introduce a novel application of speculative decoding for Verilog code generation, showing that it can improve both inference speed and output quality, effectively achieving speed and quality all in one. Unlike standard LLM tokenization schemes, which often fragment meaningful code structures, our approach aligns decoding stops with syntactically significant tokens, making it easier for models to learn the token distribution. This refinement addresses inherent tokenization issues and enhances the model's ability to capture Verilog's logical constructs more effectively. Our experimental results show that our method achieves up to a 5.05x speedup in Verilog code generation and increases pass@10 functional accuracy on RTLLM by up to 17.19% compared to conventional training strategies. These findings highlight speculative decoding as a promising approach to bridge the quality gap in code generation for specialized programming languages.
• Abstract（参考訳）: 大規模言語モデル(LLM)の急速な進歩は、様々なプログラミング言語のコード生成タスクに革命をもたらした。 しかし、プログラミング言語の特徴、特に特定の構文と訓練データセットでの表現の低いVerilogは、従来のトークン化と復号化アプローチに重大な課題を提起している。 本稿では,Verilogコード生成における投機的復号化の新たな適用法を提案する。 意味のあるコード構造を断片化する標準的なLCMトークン化スキームとは異なり、私たちのアプローチはデコード停止を構文的に重要なトークンと整列させ、モデルのトークン分布の学習を容易にする。 この改良は固有のトークン化の問題に対処し、Verilogの論理構造をより効果的に捕捉するモデルの能力を高める。 実験の結果,提案手法はVerilogコード生成において最大5.05倍の高速化を実現し,従来のトレーニング手法と比較して最大17.19%の関数精度でRTLLM上でのパス@10の関数精度を向上することがわかった。 これらの知見は、特殊プログラミング言語のコード生成における品質ギャップを埋めるための有望なアプローチとして、投機的復号化に注目している。

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