論文の概要: Large Language Model for Verilog Generation with Code-Structure-Guided Reinforcement Learning
- arxiv url: http://arxiv.org/abs/2407.18271v4
- Date: Sat, 19 Apr 2025 09:25:52 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-04-30 13:27:37.810809
- Title: Large Language Model for Verilog Generation with Code-Structure-Guided Reinforcement Learning
- Title(参考訳): Code-Structure-Guided Reinforcement Learning を用いた対話生成のための大規模言語モデル
- Authors: Ning Wang, Bingkun Yao, Jie Zhou, Xi Wang, Zhe Jiang, Nan Guan,
- Abstract要約: 本稿では、強化学習によって強化されたLLMであるVeriSeekを紹介し、高いVerilogコード生成性能を実現する。
我々の強化学習アプローチでは、事前学習されたモデルを洗練するためのフィードバック信号として、コード構造情報を用いる。
実験によると、VeriSeekは複数のベンチマークで最先端のメソッドよりも優れています。
- 参考スコア(独自算出の注目度): 29.135207235743795
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Recent advancements in large language models (LLMs) have sparked significant interest in the automatic generation of Register Transfer Level (RTL) designs, particularly using Verilog. Current research on this topic primarily focuses on pre-training and instruction tuning, but the effectiveness of these methods is constrained by the limited availability of training data, as public Verilog code is far less abundant than software code. In particular, these methods struggle to effectively capture Verilog parallel code structures, which fundamentally differ from the imperative, sequential control flow typical in most software programming languages. This paper introduces VeriSeek, an LLM enhanced by reinforcement learning using a limited amount of high-quality training data to achieve high Verilog code generation performance. Our reinforcement learning approach employs code structure information as feedback signals to refine the pre-trained model, enabling it to effectively learn important patterns from Verilog code with parallel structures. Experiments show that VeriSeek outperforms state-of-the-art methods across multiple benchmarks.
- Abstract(参考訳): 大規模言語モデル(LLM)の最近の進歩は、特にVerilogを使ったレジスタ転送レベル(RTL)の自動生成に大きな関心を呼んだ。
このトピックに関する現在の研究は、主に事前学習と指導のチューニングに焦点を当てているが、これらの手法の有効性は、公開のVerilogコードはソフトウェアコードよりもはるかに少ないため、トレーニングデータの可用性の制限によって制限されている。
特に、これらの手法は、ほとんどのプログラミング言語で典型的な命令型、シーケンシャルな制御フローと根本的に異なる、Verilog並列コード構造を効果的に捉えるのに苦労している。
本稿では,高品質なトレーニングデータを用いた強化学習により強化されたLLMであるVeriSeekを紹介し,高いVerilogコード生成性能を実現する。
我々の強化学習アプローチでは、コード構造情報をフィードバック信号として利用して、事前学習されたモデルを洗練し、並列構造を持つVerilogコードから重要なパターンを効果的に学習することができる。
実験によると、VeriSeekは複数のベンチマークで最先端のメソッドよりも優れています。
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