論文の概要: State preparation with parallel-sequential circuits

• arxiv url: http://arxiv.org/abs/2503.14645v1
• Date: Tue, 18 Mar 2025 18:44:35 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-20 15:21:45.300949
• Title: State preparation with parallel-sequential circuits
• Title（参考訳）: 並列シーケンス回路を用いた状態準備
• Authors: Zhi-Yuan Wei, Daniel Malz,
• Abstract要約: ブロックウォールとシーケンシャル回路の間を補間する量子回路レイアウトのファミリである並列シーケンス回路(PS)を導入する。 我々はPS回路が1次元の多体基底状態を効率的に作成できるという数値的な証拠を提供する。
• 参考スコア（独自算出の注目度）: 0.0
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• Abstract: We introduce parallel-sequential (PS) circuits, a family of quantum circuit layouts that interpolate between brickwall and sequential circuits, which introduces control parameters governing the ratio of over the amount of entanglement and the maximum correlation distance they can express. We provide numerical evidence that PS circuits can efficiently prepare many-body ground states in one dimension. On noisy devices, characterized through both idling errors and two-qubit gate errors, we show that in a wide parameter regime, PS circuits outperform brickwall, sequential, and log-depth circuits from [Malz, Styliaris, Wei, Cirac, PRL 132, 040404 (2024)]. Additionally, we demonstrate that properly chosen noisy random PS circuits suppress error proliferation and, when employed as a variational ansatz, exhibit superior trainability.
• Abstract（参考訳）: 本稿では,ブロックウォールとシーケンシャル回路の間を補間する量子回路レイアウトである並列シーケンス回路(PS)を導入し,エンタングルメントの量と表現可能な最大相関距離の比を制御パラメータとして導入する。 我々はPS回路が1次元の多体基底状態を効率的に作成できるという数値的な証拠を提供する。 アイドリング誤差と2ビットゲート誤差の両方を特徴とする雑音デバイスにおいて,PS回路は[Malz, Styliaris, Wei, Cirac, PRL 132, 040404 (2024)]のブロックウォール,シーケンシャル,ログ深度回路より優れていた。 さらに、適切に選択されたノイズランダムPS回路は、誤差の拡散を抑制し、変分アンザッツとして使用すると、優れたトレーニング性を示すことを示した。

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