論文の概要: A CMOS Probabilistic Computing Chip With In-situ hardware Aware Learning

• arxiv url: http://arxiv.org/abs/2504.14070v3
• Date: Wed, 30 Apr 2025 05:38:53 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-02 19:15:52.673902
• Title: A CMOS Probabilistic Computing Chip With In-situ hardware Aware Learning
• Title（参考訳）: In-situハードウェアアウェアラーニングを用いたCMOS確率計算チップ
• Authors: Jinesh Jhonsa, William Whitehead, David McCarthy, Shuvro Chowdhury, Kerem Camsari, Luke Theogarajan,
• Abstract要約: 本稿では,チメラグラフに440本のスピンを配置し,0.44mm2の領域を占有する確率的ビット物理による解法を実証する。 論理ゲートや完全加算器などの確率的計算タスクやMaxCutなどの最適化タスクの実行能力を検証する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This paper demonstrates a probabilistic bit physics inspired solver with 440 spins configured in a Chimera graph, occupying an area of 0.44 mm^2. Area efficiency is maximized through a current-mode implementation of the neuron update circuit, standard cell design for analog blocks pitch-matched to digital blocks, and a shared power supply for both digital and analog components. Process variation related mismatches introduced by this approach are effectively mitigated using a hardware aware contrastive divergence algorithm during training. We validate the chip's ability to perform probabilistic computing tasks such as modeling logic gates and full adders, as well as optimization tasks such as MaxCut, demonstrating its potential for AI and machine learning applications.
• Abstract（参考訳）: 本稿では,チメラグラフ上に440本のスピンを配置し,0.44mm^2の領域を占有する確率的ビット物理を導出した解法について述べる。 エリア効率は、ニューロン更新回路の電流モード実装、デジタルブロックに整合したアナログブロックの標準セル設計、デジタルおよびアナログコンポーネントの共有電源によって最大化される。 このアプローチによって導入されたプロセス変動関連ミスマッチは、トレーニング中にハードウェアが認識するコントラスト分散アルゴリズムを用いて効果的に緩和される。 論理ゲートや完全加算器のモデリングや、MaxCutなどの最適化タスクといった確率論的コンピューティングタスクの実行能力を検証するとともに、AIや機械学習アプリケーションに対するその可能性を示す。

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