論文の概要: Coding for Computation: Efficient Compression of Neural Networks for Reconfigurable Hardware
- arxiv url: http://arxiv.org/abs/2504.17403v1
- Date: Thu, 24 Apr 2025 09:49:18 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-05-02 19:15:53.318616
- Title: Coding for Computation: Efficient Compression of Neural Networks for Reconfigurable Hardware
- Title(参考訳): 計算のための符号化:再構成可能なハードウェアのためのニューラルネットワークの効率的な圧縮
- Authors: Hans Rosenberger, Rodrigo Fischer, Johanna S. Fröhlich, Ali Bereyhi, Ralf R. Müller,
- Abstract要約: 本稿では,FPGAなどの再構成可能なハードウェア上でのNN推論に必要な計算量を削減する圧縮方式を提案する。
これは、正規化トレーニング、ウェイトシェアリング、線形計算符号化によるプルーニングを組み合わせることで達成される。
提案方式は,単純なマルチ層パーセプトロンとResNet-34のような大規模ディープNNの競合性能を実現する。
- 参考スコア(独自算出の注目度): 12.524633524391827
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: As state of the art neural networks (NNs) continue to grow in size, their resource-efficient implementation becomes ever more important. In this paper, we introduce a compression scheme that reduces the number of computations required for NN inference on reconfigurable hardware such as FPGAs. This is achieved by combining pruning via regularized training, weight sharing and linear computation coding (LCC). Contrary to common NN compression techniques, where the objective is to reduce the memory used for storing the weights of the NNs, our approach is optimized to reduce the number of additions required for inference in a hardware-friendly manner. The proposed scheme achieves competitive performance for simple multilayer perceptrons, as well as for large scale deep NNs such as ResNet-34.
- Abstract(参考訳): 最先端のニューラルネットワーク(NN)のサイズが拡大するにつれて、リソース効率のよい実装がますます重要になる。
本稿では,FPGAなどの再構成可能なハードウェア上でのNN推論に必要な計算量を削減する圧縮方式を提案する。
これは、正規化トレーニング、重み共有、線形計算符号化(LCC)によるプルーニングを組み合わせることで実現される。
NNの重みを記憶するためのメモリ削減が目的である一般的なNN圧縮技術とは対照的に,本手法はハードウェアフレンドリーな方法で推論に必要な加算量を削減するために最適化されている。
提案方式は,単純なマルチ層パーセプトロンとResNet-34のような大規模ディープNNの競合性能を実現する。
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