論文の概要: VeriDebug: A Unified LLM for Verilog Debugging via Contrastive Embedding and Guided Correction

• arxiv url: http://arxiv.org/abs/2504.19099v1
• Date: Sun, 27 Apr 2025 04:09:48 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-02 19:15:54.132446
• Title: VeriDebug: A Unified LLM for Verilog Debugging via Contrastive Embedding and Guided Correction
• Title（参考訳）: VeriDebug: コントラスト埋め込みとガイド付き訂正によるVerilogデバッグのための統一LLM
• Authors: Ning Wang, Bingkun Yao, Jie Zhou, Yuchen Hu, Xi Wang, Nan Guan, Zhe Jiang,
• Abstract要約: コントラスト表現とガイド付き修正機能を統合するアプローチであるVeri Debugを提案する。 我々のモデルは、既存のオープンソースSOTA 11.3から大幅に改善されたバグ修正(Acc1)において64.7の精度を実現している。 この性能はオープンソースの代替品より優れているだけでなく、GPT-3.5-turbo (36.6)のような大型のクローズドソースモデルよりも優れている。
• 参考スコア（独自算出の注目度）: 36.69082579950107
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Large Language Models (LLMs) have demonstrated remarkable potential in debugging for various programming languages. However, the application of LLMs to Verilog debugging remains insufficiently explored. Here, we present VeriDebug, an approach that integrates contrastive representation and guided correction capabilities for automated Verilog debugging. Unlike existing methods, VeriDebug employs an embedding-based technique to accurately retrieve internal information, followed by bug-fixing. VeriDebug unifies Verilog bug detection and correction through a shared parameter space. By simultaneously learning bug patterns and fixes, it streamlines debugging via contrastive embedding and guided correction. Empirical results show the efficacy of VeriDebug in enhancing Verilog debugging. Our VeriDebugLoc, Type model achieves 64.7 accuracy in bug fixing (Acc1), a significant improvement from the existing open-source SOTAs 11.3. This performance not only outperforms open-source alternatives but also exceeds larger closed-source models like GPT-3.5-turbo (36.6), offering a more accurate alternative to conventional debugging methods.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、様々なプログラミング言語のデバッグにおいて顕著な可能性を示している。 しかし、 Verilog デバッグへの LLM の応用はいまだに不十分である。 本稿では,Verilogデバッギングのためのコントラスト表現とガイド付き修正機能を統合したVeriDebugを提案する。 既存のメソッドとは異なり、VeriDebugは埋め込みベースのテクニックを使用して内部情報を正確に取得し、次いでバグ修正を行う。 VeriDebugは、共有パラメータ空間を通じてVerilogバグの検出と修正を統合する。 バグパターンと修正を同時に学習することで、コントラスト的な埋め込みとガイド付き修正を通じてデバッグを合理化する。 経験的な結果は、Verilogデバッグの強化におけるVeriDebugの有効性を示している。 私たちのVeriDebugLoc、Typeモデルは、既存のオープンソースSOTA 11.3から大幅に改善されたバグ修正(Acc1)で64.7の精度を達成した。 この性能はオープンソースの代替品より優れているだけでなく、GPT-3.5-turbo (36.6)のような大型のクローズドソースモデルよりも優れており、従来のデバッグ方法よりもより正確な代替品を提供する。

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