論文の概要: Customizing a Large Language Model for VHDL Design of High-Performance Microprocessors

• arxiv url: http://arxiv.org/abs/2505.09610v1
• Date: Wed, 14 May 2025 17:58:40 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-15 21:44:09.559698
• Title: Customizing a Large Language Model for VHDL Design of High-Performance Microprocessors
• Title（参考訳）: 高性能マイクロプロセッサのVHDL設計のための大規模言語モデルのカスタマイズ
• Authors: Nicolas Dupuis, Ravi Nair, Shyam Ramji, Sean McClintock, Nishant Chauhan, Priyanka Nagpal, Bart Blaner, Ken Valk, Leon Stok, Ruchir Puri,
• Abstract要約: VHDLのコードを説明するために,我々はLLM(Large Language Model)を開発した。 専門家評価器に類似したモデルを測定するLLM-as-a-judgeを開発した方法を示す。 我々は、ジェネレーティブAIの世界におけるエキサイティングな新しい開発技術を用いて、ハードウェア設計LLMの品質向上に関する議論を締めくくった。
• 参考スコア（独自算出の注目度）: 1.2719526957203544
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The use of Large Language Models (LLMs) in hardware design has taken off in recent years, principally through its incorporation in tools that increase chip designer productivity. There has been considerable discussion about the use of LLMs in RTL specifications of chip designs, for which the two most popular languages are Verilog and VHDL. LLMs and their use in Verilog design has received significant attention due to the higher popularity of the language, but little attention so far has been given to VHDL despite its continued popularity in the industry. There has also been little discussion about the unique needs of organizations that engage in high-performance processor design, and techniques to deploy AI solutions in these settings. In this paper, we describe our journey in developing a Large Language Model (LLM) specifically for the purpose of explaining VHDL code, a task that has particular importance in an organization with decades of experience and assets in high-performance processor design. We show how we developed test sets specific to our needs and used them for evaluating models as we performed extended pretraining (EPT) of a base LLM. Expert evaluation of the code explanations produced by the EPT model increased to 69% compared to a base model rating of 43%. We further show how we developed an LLM-as-a-judge to gauge models similar to expert evaluators. This led us to deriving and evaluating a host of new models, including an instruction-tuned version of the EPT model with an expected expert evaluator rating of 71%. Our experiments also indicate that with the potential use of newer base models, this rating can be pushed to 85% and beyond. We conclude with a discussion on further improving the quality of hardware design LLMs using exciting new developments in the Generative AI world.
• Abstract（参考訳）: ハードウェア設計におけるLarge Language Models (LLMs)の使用は、主にチップデザイナーの生産性を高めるツールの組み入れによって、近年始まった。 チップ設計のRTL仕様におけるLLMの使用については、VerilogとVHDLの2言語で広く使われている。 LLMとVerilogの設計におけるそれらの使用は、言語の人気の高さから大きな注目を集めているが、業界での人気が続いているにもかかわらず、VHDLにはほとんど注目されていない。 ハイパフォーマンスプロセッサ設計に従事する組織のユニークなニーズや、これらの設定にAIソリューションをデプロイするテクニックについても、ほとんど議論されていない。 本稿では,高性能プロセッサ設計における数十年の経験と資産を持つ組織において,特に重要な課題であるVHDLコードの説明を目的とした大規模言語モデル(LLM)の開発について述べる。 LLMの拡張事前学習(EPT)を行う際に、ニーズに応じたテストセットを開発し、モデルの評価に使用する方法を示す。 EPTモデルによるコード説明のエキスパート評価は,ベースモデル評価の43%に比べて69%に向上した。 さらに、専門家評価器と同様のモデルを測定するLLM-as-a-judgeを開発した方法について述べる。 その結果,ETPモデルの命令調整版や,専門家による評価基準の71%を含む,新たなモデルのホストの導出と評価が可能となった。 私たちの実験は、新しいベースモデルを使用することによって、この評価が85%以上まで押し下げられることも示しています。 我々は、ジェネレーティブAIの世界におけるエキサイティングな新しい開発技術を用いて、ハードウェア設計LLMの品質向上に関する議論を締めくくった。

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