論文の概要: VeriThoughts: Enabling Automated Verilog Code Generation using Reasoning and Formal Verification

• arxiv url: http://arxiv.org/abs/2505.20302v1
• Date: Fri, 16 May 2025 21:33:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-01 23:16:01.456161
• Title: VeriThoughts: Enabling Automated Verilog Code Generation using Reasoning and Formal Verification
• Title（参考訳）: VeriThoughts: 推論と形式検証による自動Verilogコード生成の実現
• Authors: Patrick Yubeaton, Andre Nakkab, Weihua Xiao, Luca Collini, Ramesh Karri, Chinmay Hegde, Siddharth Garg,
• Abstract要約: 本稿では、推論に基づくVerilogコード生成用に設計された新しいデータセットであるVeriThoughtsを紹介する。 我々は,生成したハードウェア記述の品質と正確性を評価するために,形式的検証手法に基づく新しいベンチマークフレームワークを構築した。 We present a suite of small-scale model based for Verilog generation。
• 参考スコア（独自算出の注目度）: 28.196015311346024
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This paper introduces VeriThoughts, a novel dataset designed for reasoning-based Verilog code generation. We establish a new benchmark framework grounded in formal verification methods to evaluate the quality and correctness of generated hardware descriptions. Additionally, we present a suite of specialized small-scale models optimized specifically for Verilog generation. Our work addresses the growing need for automated hardware design tools that can produce verifiably correct implementations from high-level specifications, potentially accelerating the hardware development process while maintaining rigorous correctness guarantees. Our code and data are available at \href{https://github.com/wilyub/VeriThoughts}{this URL}.
• Abstract（参考訳）: 本稿では、推論に基づくVerilogコード生成用に設計された新しいデータセットであるVeriThoughtsを紹介する。 我々は,生成したハードウェア記述の品質と正確性を評価するために,形式的検証手法に基づく新しいベンチマークフレームワークを構築した。 さらに,Verilog生成に特化して最適化された小型モデルについて述べる。 我々の研究は、高いレベルの仕様から検証可能な実装を作成できる自動ハードウェア設計ツールの必要性の高まりに対処し、厳密な正確性保証を維持しながら、ハードウェア開発プロセスを加速する可能性がある。 私たちのコードとデータは、 \href{https://github.com/wilyub/VeriThoughts}{this URL}で利用可能です。

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