論文の概要: CodeV-R1: Reasoning-Enhanced Verilog Generation

• arxiv url: http://arxiv.org/abs/2505.24183v1
• Date: Fri, 30 May 2025 03:51:06 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-02 19:47:52.757191
• Title: CodeV-R1: Reasoning-Enhanced Verilog Generation
• Title（参考訳）: CodeV-R1: Reasoning-Enhanced Verilog Generation
• Authors: Yaoyu Zhu, Di Huang, Hanqi Lyu, Xiaoyun Zhang, Chongxiao Li, Wenxuan Shi, Yutong Wu, Jianan Mu, Jinghua Wang, Yang Zhao, Pengwei Jin, Shuyao Cheng, Shengwen Liang, Xishan Zhang, Rui Zhang, Zidong Du, Qi Guo, Xing Hu, Yunji Chen,
• Abstract要約: 大きな言語モデル(LLM)は、強化学習と検証可能な報酬(RLVR)によって訓練され、明示的で自動化可能な検証を伴うタスクにおいてブレークスルーを達成した。 しかし、自然言語(NL)仕様からVerilogのようなハードウェア記述言語(HDL)を自動的に生成するRLVRの拡張には、3つの大きな課題がある。 本稿では,Verilog 生成 LLM をトレーニングするための RLVR フレームワークである CodeV-R1 を紹介する。
• 参考スコア（独自算出の注目度）: 43.18692355644548
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Large language models (LLMs) trained via reinforcement learning with verifiable reward (RLVR) have achieved breakthroughs on tasks with explicit, automatable verification, such as software programming and mathematical problems. Extending RLVR to electronic design automation (EDA), especially automatically generating hardware description languages (HDLs) like Verilog from natural-language (NL) specifications, however, poses three key challenges: the lack of automated and accurate verification environments, the scarcity of high-quality NL-code pairs, and the prohibitive computation cost of RLVR. To this end, we introduce CodeV-R1, an RLVR framework for training Verilog generation LLMs. First, we develop a rule-based testbench generator that performs robust equivalence checking against golden references. Second, we propose a round-trip data synthesis method that pairs open-source Verilog snippets with LLM-generated NL descriptions, verifies code-NL-code consistency via the generated testbench, and filters out inequivalent examples to yield a high-quality dataset. Third, we employ a two-stage "distill-then-RL" training pipeline: distillation for the cold start of reasoning abilities, followed by adaptive DAPO, our novel RLVR algorithm that can reduce training cost by adaptively adjusting sampling rate. The resulting model, CodeV-R1-7B, achieves 68.6% and 72.9% pass@1 on VerilogEval v2 and RTLLM v1.1, respectively, surpassing prior state-of-the-art by 12~20%, while matching or even exceeding the performance of 671B DeepSeek-R1. We will release our model, training pipeline, and dataset to facilitate research in EDA and LLM communities.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、強化学習と検証可能な報酬(RLVR)によって訓練され、ソフトウェアプログラミングや数学的問題のような明示的で自動化可能な検証を伴うタスクにおいてブレークスルーを達成した。 しかし、自然言語(NL)仕様からVerilogのようなハードウェア記述言語(HDL)を自動的に生成するEDAへのRLVRの拡張には、自動化された正確な検証環境の欠如、高品質なNLコードペアの不足、RLVRの禁止的な計算コストの3つの大きな課題がある。 そこで本研究では,Verilog 生成 LLM をトレーニングするための RLVR フレームワークである CodeV-R1 を紹介する。 まず,金の基準に対するロバストな等価性チェックを行うルールベースのテストベンチジェネレータを開発する。 次に、オープンソースのVerilogスニペットとLLM生成したNL記述を組み合わせ、生成されたテストベンチを介してコード-NLコードの一貫性を検証するラウンドトリップデータ合成法を提案する。 第3に、2段階の「希薄なRL」訓練パイプラインを使用し、推論能力の冷間開始を蒸留し、次に、適応的なDAPO(RLVRアルゴリズム)を用いて、サンプリング率を適応的に調整することで、トレーニングコストを削減できる。 CodeV-R1-7B は VerilogEval v2 と RTLLM v1.1 で 68.6% と 72.9% のパス@1 を達成する。 EDAとLLMコミュニティの研究を促進するため、当社のモデル、トレーニングパイプライン、データセットをリリースします。

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