論文の概要: EDA-Aware RTL Generation with Large Language Models

• arxiv url: http://arxiv.org/abs/2412.04485v1
• Date: Thu, 21 Nov 2024 00:37:51 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-12-15 08:58:58.542212
• Title: EDA-Aware RTL Generation with Large Language Models
• Title（参考訳）: 大規模言語モデルを用いたEDA対応RTL生成
• Authors: Mubashir ul Islam, Humza Sami, Pierre-Emmanuel Gaillardon, Valerio Tenace,
• Abstract要約: LLM(Large Language Models)は、RTLコードを生成するために人気が高まっている。 ゼロショット設定でエラーのないRTLコードを生成することは、最先端のLLMでも非常に難しい。 本稿では,構文と機能的エラーの反復的修正によるRTLコード生成の高速化を目的とした,自己検証型LLM非依存型エージェントフレームワークであるAIvril2を紹介する。
• 参考スコア（独自算出の注目度）: 0.7831852829409273
• License:
• Abstract: Large Language Models (LLMs) have become increasingly popular for generating RTL code. However, producing error-free RTL code in a zero-shot setting remains highly challenging for even state-of-the-art LLMs, often leading to issues that require manual, iterative refinement. This additional debugging process can dramatically increase the verification workload, underscoring the need for robust, automated correction mechanisms to ensure code correctness from the start. In this work, we introduce AIvril2, a self-verifying, LLM-agnostic agentic framework aimed at enhancing RTL code generation through iterative corrections of both syntax and functional errors. Our approach leverages a collaborative multi-agent system that incorporates feedback from error logs generated by EDA tools to automatically identify and resolve design flaws. Experimental results, conducted on the VerilogEval-Human benchmark suite, demonstrate that our framework significantly improves code quality, achieving nearly a 3.4$\times$ enhancement over prior methods. In the best-case scenario, functional pass rates of 77% for Verilog and 66% for VHDL were obtained, thus substantially improving the reliability of LLM-driven RTL code generation.
• Abstract（参考訳）: LLM(Large Language Models)は、RTLコードを生成するために人気が高まっている。 しかし、ゼロショット設定でエラーのないRTLコードを生成することは、最先端のLLMでさえも非常に困難であり、しばしば手動で反復的な改善を必要とする問題に繋がる。 この追加のデバッグプロセスにより、検証作業の負荷が劇的に増加し、コードの正しさを最初から保証するための堅牢で自動化された修正メカニズムの必要性が強調される。 本稿では,構文および関数エラーの反復的修正によるRTLコード生成の高速化を目的とした,自己検証型LLM非依存型エージェントフレームワークであるAIvril2を紹介する。 提案手法では,EDAツールが生成したエラーログからフィードバックを取り入れたマルチエージェントシステムを用いて,設計上の欠陥を自動的に識別し,解決する。 VerilogEval-Humanベンチマークスイートで実施された実験の結果、我々のフレームワークはコード品質を大幅に改善し、以前のメソッドよりも約3.4$\times$拡張を達成した。 ベストケースでは, Verilog の 77%, VHDL の 66% の関数パスレートが得られ,LLM による RTL コード生成の信頼性が大幅に向上した。

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