論文の概要: POLARON: Precision-aware On-device Learning and Adaptive Runtime-cONfigurable AI acceleration

• arxiv url: http://arxiv.org/abs/2506.08785v1
• Date: Tue, 10 Jun 2025 13:33:02 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-11 15:11:42.556083
• Title: POLARON: Precision-aware On-device Learning and Adaptive Runtime-cONfigurable AI acceleration
• Title（参考訳）: POLARON: デバイス上での精密学習と適応型ランタイム対応AIアクセラレーション
• Authors: Mukul Lokhande, Santosh Kumar Vishvakarma,
• Abstract要約: 本研究は,効率的な乗算累積演算を行うSIMD対応マルチ精度MACエンジンを提案する。 このアーキテクチャは、計算精度をワークロードの感度に合わせるための層適応的精度戦略を取り入れている。 その結果,PDPは最大で2倍,資源使用量は3倍に改善した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The increasing complexity of AI models requires flexible hardware capable of supporting diverse precision formats, particularly for energy-constrained edge platforms. This work presents PARV-CE, a SIMD-enabled, multi-precision MAC engine that performs efficient multiply-accumulate operations using a unified data-path for 4/8/16-bit fixed-point, floating point, and posit formats. The architecture incorporates a layer adaptive precision strategy to align computational accuracy with workload sensitivity, optimizing both performance and energy usage. PARV-CE integrates quantization-aware execution with a reconfigurable SIMD pipeline, enabling high-throughput processing with minimal overhead through hardware-software co-design. The results demonstrate up to 2x improvement in PDP and 3x reduction in resource usage compared to SoTA designs, while retaining accuracy within 1.8% FP32 baseline. The architecture supports both on-device training and inference across a range of workloads, including DNNs, RNNs, RL, and Transformer models. The empirical analysis establish PARVCE incorporated POLARON as a scalable and energy-efficient solution for precision-adaptive AI acceleration at edge.
• Abstract（参考訳）: AIモデルの複雑さの増大は、特にエネルギー制約のあるエッジプラットフォームにおいて、さまざまな精度フォーマットをサポートするフレキシブルハードウェアを必要とする。 本研究では,4/8/16ビットの固定点,浮動小数点,ポジットフォーマットの統一データパスを用いて,効率的な乗算演算を行うSIMD対応多精度MACエンジンPARV-CEを提案する。 このアーキテクチャには、計算精度をワークロードの感度に合わせるための層適応的精度戦略が組み込まれており、性能とエネルギー使用量の両方を最適化している。 PARV-CEは、量子化対応の実行を再構成可能なSIMDパイプラインに統合し、ハードウェアとソフトウェアの共同設計によるオーバーヘッドを最小限に抑えたハイスループット処理を可能にする。 その結果、PDPが最大2倍改善され、SoTAの設計に比べてリソース使用量が3倍削減され、精度は1.8% FP32ベースラインで維持された。 このアーキテクチャは、DNN、RNN、RL、Transformerモデルなど、さまざまなワークロードにわたるデバイス上のトレーニングと推論の両方をサポートする。 実験的な分析により、PARVCEは、エッジでの精度適応型AIアクセラレーションのためのスケーラブルでエネルギー効率のよいソリューションとして、POLARONを組み込んだ。

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