論文の概要: Learning Before Filtering: Real-Time Hardware Learning at the Detector Level

• arxiv url: http://arxiv.org/abs/2506.11981v1
• Date: Fri, 13 Jun 2025 17:38:16 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-16 17:50:49.900866
• Title: Learning Before Filtering: Real-Time Hardware Learning at the Detector Level
• Title（参考訳）: フィルタリング前の学習:検出器レベルでのリアルタイムハードウェア学習
• Authors: Boštjan Maček,
• Abstract要約: 本稿では,リアルタイムニューラルネットワークトレーニングのためのディジタルハードウェアアーキテクチャを提案する。 アーキテクチャはスケーラブルで適応性があり、検出器システムに直接学習を統合するための大きな進歩を示している。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-sa/4.0/
• Abstract: Advances in sensor technology and automation have ushered in an era of data abundance, where the ability to identify and extract relevant information in real time has become increasingly critical. Traditional filtering approaches, which depend on a priori knowledge, often struggle to adapt to dynamic or unanticipated data features. Machine learning offers a compelling alternative-particularly when training can occur directly at or near the detector. This paper presents a digital hardware architecture designed for real-time neural network training, specifically optimized for high-throughput data ingestion. The design is described in an implementation-independent manner, with detailed analysis of each architectural component and their performance implications. Through system parameterization, the study explores trade-offs between processing speed, model complexity, and hardware resource utilization. Practical examples illustrate how these parameters affect applicability across various use cases. A proof-of-concept implementation on an FPGA demonstrates in-situ training, confirming that computational accuracy is preserved relative to conventional software-based approaches. Moreover, resource estimates indicate that current-generation FPGAs can train networks of approximately 3,500 neurons per chip. The architecture is both scalable and adaptable, representing a significant advancement toward integrating learning directly within detector systems and enabling a new class of extreme-edge, real-time information processing.
• Abstract（参考訳）: センサー技術と自動化の進歩は、リアルタイムに関連情報を識別し、抽出する能力がますます重要になっているデータ豊富の時代を背景としている。 従来のフィルタリングアプローチは、事前知識に依存しており、動的または予期しないデータ機能への適応に苦慮することが多い。 機械学習は、特に検出器またはその近くでトレーニングが行われる場合、魅力的な代替手段を提供する。 本稿では,高スループットデータの取り込みに特化して,リアルタイムニューラルネットワークトレーニング用に設計されたディジタルハードウェアアーキテクチャを提案する。 設計は実装に依存しない方法で記述され、各アーキテクチャコンポーネントとそのパフォーマンスへの影響を詳細に分析する。 システムパラメータ化を通じて,処理速度,モデル複雑性,ハードウェアリソース利用のトレードオフを検討する。 実例では、これらのパラメータがさまざまなユースケースに適用性にどのように影響するかを説明しています。 FPGA上での概念実証実装では、従来のソフトウェアベースアプローチと比較して計算精度が保存されていることを確認する。 さらに、現在のFPGAは1チップあたり約3,500のニューロンのネットワークをトレーニングできる。 アーキテクチャはスケーラブルで適応性があり、検出器システムに直接学習を統合することへの大きな進歩を示し、極端にエッジでリアルタイムな情報処理を可能にする。

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