論文の概要: Pieceformer: Similarity-Driven Knowledge Transfer via Scalable Graph Transformer in VLSI

• arxiv url: http://arxiv.org/abs/2506.15907v1
• Date: Wed, 18 Jun 2025 22:47:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-23 19:00:04.876292
• Title: Pieceformer: Similarity-Driven Knowledge Transfer via Scalable Graph Transformer in VLSI
• Title（参考訳）: Pieceformer: VLSIにおけるスケーラブルグラフ変換器による類似性駆動の知識伝達
• Authors: Hang Yang, Yusheng Hu, Yong Liu, Cong, Hao,
• Abstract要約: Pieceformerはスケーラブルで自己管理型の類似性評価フレームワークである。 平均絶対誤差(MAE)を24.9%削減する。 すべての実世界のデザイングループを正しくクラスタ化する唯一の方法である。
• 参考スコア（独自算出の注目度）: 10.727382706747592
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Accurate graph similarity is critical for knowledge transfer in VLSI design, enabling the reuse of prior solutions to reduce engineering effort and turnaround time. We propose Pieceformer, a scalable, self-supervised similarity assessment framework, equipped with a hybrid message-passing and graph transformer encoder. To address transformer scalability, we incorporate a linear transformer backbone and introduce a partitioned training pipeline for efficient memory and parallelism management. Evaluations on synthetic and real-world CircuitNet datasets show that Pieceformer reduces mean absolute error (MAE) by 24.9% over the baseline and is the only method to correctly cluster all real-world design groups. We further demonstrate the practical usage of our model through a case study on a partitioning task, achieving up to 89% runtime reduction. These results validate the framework's effectiveness for scalable, unbiased design reuse in modern VLSI systems.
• Abstract（参考訳）: 正確なグラフの類似性は、VLSI設計における知識伝達において重要であり、先行ソリューションの再利用により、エンジニアリングの労力を削減し、回避時間を短縮することができる。 本稿では,ハイブリッドメッセージパッシングとグラフトランスフォーマーエンコーダを備えた,スケーラブルで自己監督型類似性評価フレームワークであるPieceformerを提案する。 変圧器のスケーラビリティに対処するため、線形変圧器のバックボーンを組み込み、効率的なメモリと並列性管理のための分割トレーニングパイプラインを導入する。 合成および実世界のCircuitNetデータセットの評価によると、Pieceformerはベースライン上で平均絶対誤差(MAE)を24.9%削減し、すべての実世界のデザイングループを正しくクラスタする唯一の方法である。 さらに,分割タスクのケーススタディを通じて,最大89%のランタイム削減を実現することで,モデルの実用性を実証する。 これらの結果は、現代のVLSIシステムにおいて、スケーラブルでバイアスのない設計再利用のためのフレームワークの有効性を検証する。

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